Benemérita Universidad Autónoma de Puebla

Facultad de Ciencias de la Electrónica

Licenciatura en Ingeniería Mecatrónica

Sistemas Digitales Secuenciales

Reporte de Práctica: Divisor de frecuencia

Integrantes:
Flores López Dyllan
García Martínez Joel
Guillen Jiménez Julio
Sosa Sánchez Carlos Enrique
Objetivo
Implementar en un FPGA un contador como divisor de frecuencia que recibe una
señal de 50MHz y tiene dos salidas: S es una salida simétrica (Duty Cycle = 50%)
de 1Hz y la salida E es asimétrica de 1 Hz de frecuencia pero con duty Cycle de
1/50,000,000

Desarrollo teórico
A partir del objetivo se obtiene la información necesaria para el desarrollo de la
práctica. Tenemos una entrada de reloj de 50MHz equivalente a 50 millones de
oscilaciones por segundo. Para lograr reducir la frecuencia a solamente una
oscilación por segundo será necesario llevar una cuenta de los cambios en la
señal de entrada para poder saber cuándo tienen que cambiar las salidas. A
continuación se muestra una representación, a escala, del comportamiento
deseado del sistema.

A partir del diagrama anterior se obtiene la información acerca del comportamiento

de cada una de las señales:
 La entrada tendrá una frecuencia fija (50 MHz).
 La salida S será simétrica y será de 1Hz. En otras palabras: 25 millones de
ciclos arriba y 25 abajo.
 La salida E solamente estará arriba durante 1 ciclo.

Ya sabemos cómo se comporta cada una de las señales, por lo que ahora será
necesario implementar el código en VHDL. Para esto se crearon dos procesos
diferentes a cargo de la creación de cada señal por separado.
Para verificar que la descripción del sistema funcionara correctamente, se
utilizaron “frecuencias más bajas”, de modo que si todo funciona bien con estas,
funcionará al seleccionar una frecuencia tan alta como 50MHz. A continuación se
muestran los resultados de la simulación para una frecuencia de 10Hz
Conclusión
Vemos que la señal de salida S tiene un comportamiento según lo esperado. Del
mismo modo la señal asimétrica E se comporta según las especificaciones. Se
realizaron pruebas con distintos valores de entrada y en todos los casos la
simulación fue exitosa.

La realización de la presente práctica será de gran ayuda para la elaboración de

proyectos más complejos de ahora en adelante.

Bibliografía
García, A. (s.f.). Divisor de frecuencia para reloj de 1Hz en VHDL. Recuperado el
12 de Marzo de 2019, de Digilogic: http://www.digilogic.es/divisor-de-
frecuencia-reloj-1hz-vhdl/
Ramos, C. (26 de Junio de 2012). Generador de divisor de frecuencia.
Recuperado el 12 de Marzo de 2019, de Estado Finito:
http://www.estadofinito.com/divisor-frecuencia-vhdl/
Surf_VHDL. (4 de Mayo de 2016). How To Implement Clock Divider in VHDL.
Recuperado el 12 de Marzo de 2019, de Surf_VHDL: https://surf-
vhdl.com/how-to-implement-clock-divider-vhdl/