Sunteți pe pagina 1din 139

CAPITOLUL 1

Regimul de comutaţie al dispozitivelor semiconductoare

Înţelegerea funcţionării circuitelor logice presupune cunoaşterea unor aspecte


legate de regimul de comutaţie al dispozitivelor semiconductoare utilizate în aceste
structuri: dioda, tranzistorul bipolar şi tranzistorul unipolar. Deşi predate în cadrul
cursului de Electonică I (Dispozitive Electronice), considerăm utilă o revedere
succintă a acestor noţiuni.

1.1. Regimul de comutaţie al diodei semiconductoare


Caracteristica statică a diodei semiconductoare, fig.2.1 diagrama (a), în care s-a
notat cu VP - tensiunea de prag cu Vstr- tensiunea de străpungere, cu I0 - curentul
rezidual sau de saturaţie, poate fi aproximată prin segmentele (b) din aceeaşi figură,
desenate cu linie mai groasă şi care permit o descriere simplificată a funcţionării
diodei. Astfel, se disting două zone de funcţionare şi anume: zona de blocare, situată
în intervalul Vstr<VA<Vp şi caracterizată prin IA=0, respectiv zona de conducţie, pentru
1
VA≥VP, în care I A = VA . S-a notat cu Rd rezistenţa diferenţială a diodei (
Rd
1
= tgα ), determinată de coarda ce aproximează în cadranul 1 caracteristica diodei,
Rd
în jurul punctului de funcţionare M(VA0,IA0).

Notă: În funcţie de valoarea coordonatei IA0 , punctul M se poate situa mai jos sau
mai sus pe caracteristica statică a diodei, determinând o pantă (tgα) mai mică sau
mai mare, deci o tensiune de prag (VP) mai mică sau mai mare. Rezultă că punctul de
frângere (VP) al caracteristicii (b) variază în funcţie de poziţia lui M şi nu coincide
obligatoriu cu VP - ul determinat pe caracteristica statică reală din fig.2.1, diagrama
a.

În general, pentru diodele cu siliciu se consideră VP=0,7 V şi neglijând Rd


(Rd≈0), unghiul α tinde către 90o, deci caracteristica (b) din cadranul I este înlocuită de
segmentul (c).
În dorinţa de a simplifica şi mai mult expunerea, adeseori se consideră şi VP≈0,
fig. 2.1 d, situaţie în care dioda se transformă într-un întrerupător deschis (IA=0) în

1
intervalul (Vstr , 0), respectiv închis (IA→∞) pentru VA≥VP=0. Limitarea curentului în
acest ultim interval rămâne în sarcina elementelor de circuit înseriate cu dioda.
IA

(c) (b)
(d)
(a)
IA0
M 1
(b) α = arctg
Vstr I0 Rd
VA
O Vp α ≈ 90o

(a)

Fig.2.1. Caracteristica statică a diodei semiconductoare şi diversele ei aproximări

1.2. Regimul de comutaţie al tranzistorului bipolar


Considerăm un tranzistor bipolar în conexiune EC, fig. 2.2, şi caracteristicile
sale de intrare şi de ieşire, fig. 2.3 şi 2.4.
+VCC VCE
IC IB
RC
VCB
VCE
VBE − I CB 0 VBE ON VBE

Fig. 2.2. Cea mai simplă schemă Fig. 2.3. Caracteristicile de intrare
cu TB în conexiune EC ale unui TB în conexiune EC

Scriem ecuaţia dreptei statice de sarcină pe circuitul de ieşire al tranzistorului


din fig. 2.2:
VCC=RCIC+VCE (2.1)
şi o trasăm prin tăieturi în planul caracteristicilor de ieşire din fig. 2.4. Observăm că, în
cazul particular al schemei din fig. 2.2, din care lipsesc elementele reactive de circuit,
dreapta statică de sarcină coincide cu dreapta dinamică de sarcină pe care urmează să
se deplaseze în regim dinamic punctul de funcţionare al tranzistorului.
Pornind de la relaţiile:
IC = αNIE + ICB 0 ; (2.2)
IE = IC + IB, (2.3)
se deduce expresia lui IC:
2
α N I B + I CB 0 I B + I CB 0
IC = ≈ (2.4)
1− αN 1− αN
Blocarea tranzistorului se produce atunci când se anulează curentul de colector
(IC = 0), adică aşa cum rezultă din relaţia 2.4, atunci când:
IB = - ICB 0. (2.5)
Zona de blocare se situează, prin urmare, sub caracteristica de ieşire
corespunzătoare relaţiei 2.5, fig. 2.4, deci sub punctul A de pe dreapta statică şi
dinamică de sarcină.

IC
VCC
RC B
B’
RAN

IB

SAT
IB=0
IB= -ICB O
A’
A
BL. VCC VCE
VCE sat VCE (B’)

Fig.2.4. Caracteristicile de ieşire ale unui TB în conexiune EC

Întrucât la tranzistoarele cu siliciu ICB0 este neglijabil (de ordinul


nanoamperilor), putem considera că zona de blocare se întinde practic până sub
caracteristica IB=0, fig. 2.4, deci până în punctul A΄ de pe dreapta statică şi dinamică
de sarcină. În această zonă, polarizările joncţiunilor se prezintă ca în fig. 2.5, adică
joncţiunea BC este invers polarizată, deci blocată, iar joncţiunea BE – insuficient
polarizată, deci tot blocată.

Atragem atenţia asupra faptului că tranzistorul din fig. 2.2 este de tip npn, ceeace
face ca joncţiunile BE şi BC să fie de tip pn, deci să se deschidă numai atunci când
tensiunile sunt aplicate cu + pe bază şi – pe emiter / colector şi numai dacă
diferenţele de potenţial respective depăşesc 0,6V.

Creşterea lui VBE peste valoarea VBE ON ≈ 0,6 V , conduce la creşterea IB (vezi
caracteristica de intrare din fig. 2.3) şi implicit la creşterea lui IC (IC≈βNIB).
Punctul de funcţionare al tranzistorului se va deplasa de la A′ către B pe dreapta
de sarcină, fig. 2.4, traversând regiunea activă normală (RAN) a caracteristicilor de
ieşire. În această zonă, polarizările joncţiunilor se prezintă ca în fig. 2.6, adică
joncţiunea BE este direct şi suficient polarizată, deci deschisă, iar joncţiunea BC –
invers polarizată. Acest mod de polarizare, specific pentru RAN, favorizează
3
producerea binecunoscutului “efect de tranzistor” studiat în cadrul electronicii
analogice.
Crescând şi mai mult VBE până la atingerea valorii VBEsat= 0,7 V, punctul de
funcţionare al tranzistorului ajunge în B, fig. 2.4, deci la limita zonei de saturaţie.
Polarizările joncţiunilor se prezintă ca în fig. 2.7, ambele joncţiuni fiind direct şi
suficient polarizate, deci deschise.
+VCC +VCC
IC=0 RC IC>0 RC
VBC=VBE-VCE<0
VBC=VBE-VCE<0
VCE=VCC VCE=VCC-RCIC
VBE<0,6V VBE≥0,6 V

Fig. 2.5. Polarizările joncţiunilor Fig. 2.6. Polarizările joncţiunilor


unui TB blocat unui TB în RAN

+VCC
VCC
IC≈
RC RC
VBC=0,6 V
VCEsat = 0,1 V
VBEsat = 0,7 V

Fig. 2.7. Polarizările joncţiunilor unui TB la saturaţie

Observaţie: Dacă electronica analogică (liniară) s-a ocupat cu studierea unor


circuite în cadrul cărora, în mod invariabil, tranzistrorului îi era impusă funcţionarea
în RAN (singura zonă în care se poate vorbi despre “efectul de tranzistor” şi, implicit,
despre fenomenul de amplificare), dacă în cadrul aceleiaşi electronici analogice
zonele de blocare şi saturaţie erau evitate datorită distorsiunilor de neliniaritate pe
care le introduceau, electronica digitală (numerică) se ocupă cu studierea unor circute
de comutaţie statică în care tranzistorul “comută” dintr-o stare limită (blocare,
saturaţie) în alta (saturaţie, blocare), regiunea activă normală a caracteristicilor sale
fiind doar o “zonă de trecere” imposibil de evitat şi care trebuie tranzitată cât mai
repede dacă se doresc viteze de comutaţie mari.

Pe baza celor prezentate, putem afirma că un tranzistor care funcţionează în


regim de comutaţie poate fi teoretic înlocuit cu un întrerupător K, a cărui stare este
“deschis” dacă tranzistorul este blocat (vezi fig.2.8 a), respectiv “închis” dacă
tranzistorul este saturat (vezi fig.2.8 b).

4
+VCC +VCC
VCC
IC=0 RC IC = RC
RC

K VCE=VCC K VCE=0

a) TB blocat b) TB saturat

Fig. 2.8. TB în regim de comutaţie, înlocuit cu un întrerupător

Într-adevăr, luând în consideraţie funcţionarea reală, în regim dinamic, a


tranzistorului, schema din figura 2.2 va trebui completată cu generatorul de tensiune
dreptunghiulară vG de rezistenţă internă RG prezentat în fig.2.9. Rezistenţa RB are
numai rolul de a limita curentul de bază al tranzistorului.
+VCC
vG
(a)
iC RC
t
CB 0 t1 t2
iB
iB CB
(b)
t
RB 0
RG vCE ICsat iC
(c)
0,9 ICsat
0,1 ICsat
vG 0 t
tî tcr ts tc

Fig. 2.9. Schemă pentru studierea Fig. 2.10. Diagrame pentru ilustrarea
regimului de comutaţie al TB regimului de comutaţie al TB

Diagramele de semnal din fig. 2.10 ilustrează răspunsul tranzistorului la un


impuls de curent, fiind uşor de observat faptul că iC , departe de a-l urmări pe iB ca
formă de undă, prezintă o evoluţie mult diferită. Astfel, deşi iB înregistrează la
momentul t1 un salt pozitiv rapid, iC nu reacţionează instantaneu, ci după un timp de
întârziere (tî), urmat de o creştere relativ lentă (ter) până la atingerea valorii 0,9ICsat ,
după care tranzistorul intră, în sfârşit, în saturaţie. Prin urmare, deşi comanda de
trecere din blocare în saturaţie a fost dată prin saltul pozitv al lui iB din momentul t1,
executare acestei comenzi, deci comutaţia directă are loc într-un interval de timp:
tcd=tî+ter. (2.6)
Similar, deşi comanda pentru comutaţia inversă (din saturaţie în blocare) se dă
la momentul t2 aceasta se produce într-un interval de timp:
tci=ts+tc, (2.7)
unde tS este timpul de stocare, iar tc - timpul de cădere. După cum se poate observa din
fig. 2.10 c, întârzierea cea mai mare la comutaţia inversă se datorează timpului de
5
stocare a cărui existenţă se explică astfel: la saturaţie, cele două joncţiuni ale
tranzistorului sunt direct polarizate (v. fig. 2.7), motiv pentru care are loc o dublă
injecţie de purtători de sarcină majoritari (electroni) din cele două zone extreme în
zona bazei (v. fig. 2.11).
n p n
E C

- + B + -

Fig. 2.11. Ilustrativă pentru apariţia timpului de stocare

Întrucât baza este de tip “p”, electronii difuzaţi devin aici purtători de sarcină
minoritari în exces, a căror evacuare urmează să înceapă în momentul t2 al primirii
comenzii de blocare şi va dura un interval de timp egal cu ts.
Creşterea vitezei de comutaţie a tranzistorului bipolar presupune micşorarea
timpilor tcd şi tci, acţionând asupra componentelor lor celor mai importante: tcr,
respectiv ts.
Soluţiile pentru micşorarea timpilor de comutaţie vizează atât proiectarea
specifică a circuitelor electronice, cât şi tehnologia de fabricaţie a tranzistoarelor din
componenţa lor.
Astfel, o soluţie pentru micşorarea tcd o constituie conectarea în paralel cu RB,
fig. 2.9, a unei capacităţi CB, cu rolul de a şunta (scurtcircuita) în regim dinamic (la
momentele de salt t1 şi t2) rezistenţa RB şi de a realiza în acest mod un curent de bază
iB mai mare (fig. 2.10 b , desenat cu linie întreruptă) care să forţeze la rândul său o
evoluţie mai rapidă a lui ic şi, prin urmare, să determine o micşorare a timpului de
creştere.

Într-adevăr, reactanţa capacitivă XCB “simte” variaţia rapidă din momentul t1 ca


pe aceea a unui semnal de frecvenţă înaltă:
1
X CB = →0, (2.8)
f →∞ 2πfC B f →∞
şi produce un efect de şuntare a rezistenţei RB. După consumarea saltului din
momentul t1 şi intrarea lui vG în palierul t1t2, rezistenţa RB redevine treptat
principala cale de asigurare a curentului de bază iB, deoarece pentru f=0, XCB→∞
(vezi relaţia 2.8).

Micşorarea timpului de comutaţie inversă, tci, se realizează prin împiedicarea


intrării în saturaţie a tranzistorului, având ca efect eliminarea timpului de stocare.
Prezentăm în continuare 2 scheme (fig. 2.12 şi 2.13) care asigură acest deziderat.
Schema din fig. 2.12 s-a obţinut din cea din fig. 2.9 în care rezistenţa RB a fost
divizată în două:
RB=RB 1+RB 2, (2.9)
punctul comun al rezistenţelor RB 1 şi RB 2, fiind conectat la colectorul tranzistorului
prin intermediul unei diode.

6
VD VD
D
IB
VCE VCE
RB 1 RB 2
VBE VBE

(a) (b)
Fig. 2.12. O metodă de eliminare Fig. 2.13. O altă metodă de eliminare
a timpului de stocare a timpului de
stocare
Aplicînd K II pe ochiul de circuit din fig. 2.12, obţinem:
VD=RB2IB + VBE – VCE, (2.10)
şi din condiţia de deschidere a diodei:
VD ≥ 0,6 V, (2.11)
rezultă:
RB2IB + VB E - VCE ≥ 0,6 V (2.12)
Ţinând seama de faptul că VB EON ≈ 0,6 V , condiţia de deschidere a diodei
devine:
VC E ≤ RB 2 IB. (2.13)
Prin urmare, alegându-l convenabil pe RB2, se poate aranja ca în momentul în
care VC E (vezi fig. 2.4) scade sub o anumită valoare,
VCE (B′) = R B 2 I B > VC E (B) = VCE sat , (2.14)
dioda D să se deschidă şi curentul de bază IB să rămână fixat la valoarea
corespunzătoare punctului B′. În acest mod saturaţia este evitată, iar valorile I C( B′) ,
VC E ( B′) sunt foarte apropiate de cele corespunzătoare punctului B, deci saturaţiei.
Schema din fig. 2.13, care este de fapt schema unui tranzistor Schottky,
realizează evitarea intrării în saturaţie a tranzistorului într-o manieră similară cu cea
descrisă mai sus.
Într-adevăr, scriind K II pe schema din fig. 2.13, a, obţinem:
VD= VB E - VC E, (2.15)
şi ţinând seama de faptul că la dioda Schottky tensiunea de prag este 0,35 V, condiţia
de deschidere a diodei se poate scrie:
VD=VB E –VC E ≥ 0,35 V (2.16)
sau, ţinând seama de faptul că VBEON ≈ 0,6 V :
VC E ≤ 0,25 V. (2.17)
Se observă uşor că, întrucât VC ESat = 0,1 ÷ 0,2 V , condiţia 2.14 este satisfăcută
şi în acest caz.
Micşorarea timpilor de comutaţie prin soluţii tehnologice vizează reducerea
capacităţii de barieră a colectorului şi creşterea vitezei de recombinare a purtătorilor în
bază prin doparea acesteia cu atomi de aur.

7
1.3. Regimul de comutaţie al tranzistorului unipolar
Considerăm un tranzistor unipolar de tip TECMOS cu canal indus în
conexiune “sursă comună”, fig. 2 .14, şi caracteristicile sale de transfer şi de ieşire, fig.
2.15 şi 2.16.
+VDD

iD RD

T1 ID

CP Et.
RG
vGS vDS urm.
vG 0 VGS
(T2) VP

Fig. 2.14. Schemă pentru studierea Fig. 2.15. Caracteristica de


regimului de comutaţie al TU transfer a TU
ID
VDD VDSsat=VGS-VP
RD
B

Ω Regiunea de
închidere VGS

VGS=VP
A
0 VDS
Bl VDD

Fig. 2.16. Caracteristicile de ieşire ale TU


Scriem ecuaţia dreptei statice de sarcină pe circuitul de ieşire al tranzistorului
din fig. 2.14:
VDD = RDID + VDS (2.18)
şi o reprezentăm prin tăieturi în planul caracteristicilor de ieşire din fig. 2.16. Ca şi în
cazul tranzistorului bipolar considerat în paragraful anterior, observăm că dreapta
statică de sarcină coincide cu cea dinamică pe care urmează să se deplaseze punctul de
funcţionare în regim variabil.

8
Conectând la intrarea circuitului din fig. 2.14 un generator de tensiune
dreptunghiulară vG de rezistenţă internă RG şi ţinând seama de capacităţile care apar la
ieşire, obţinem diagramele de semnal din fig.2.17.
vG ≡ vGS

(a) Vp
t2 t
0 t1

vDS
VDD

(b)
t
0 tcd tci

Fig. 2.17. Diagrame pentru ilustrarea regimului dinamic al TU

Este evident faptul că regimurile tranzitorii generate de salturile pozitive şi


negative pe care le înregistrează vGS în momentele t1 şi t2, sunt interpretate de către
tranzistoare ca regimuri de înaltă frecvenţă, motiv pentru care tranzistorul T1 din
schema din fig. 2.14, ca şi tranzistorul T2 din etajul următor (nedesenat explicit), pot
fi înlocuite cu schemele lor echivalente de înaltă frecvenţă din fig. 2.18.

Cgd
G D

Rds Cds
VGS gmVGS VDS
Cgs

S S

Fig. 2.18. Schema echivalentă la înaltă frecvenţă a TU

Prin urmare, la ieşirea circuitului din fig. 2.14 se va “vedea” nu numai capacitatea
parazită Cp, datorată conexiunilor, ci şi capacitatea de ieşire drenă-sursă a lui T1,
Cds1, împreună cu capacitatea de intrare grilă-sursă a tranzistorului T2 din etajul
următor, Cgs2 .
Rezultă o capacitate echivalentă situată între drenă şi sursă:
Cech = Cp + Cds 1 + Cgs 2,
(2.19)
având o valoare de aproximativ 5 pF.

9
În intervalul 0 ÷ t1 , fig. 2.17, vGS < Vp şi, aşa cum rezultă din caracteristica de
transfer din fig. 2.15, ID = 0, deci tranzistorul este blocat şi VDS=+VDD (vezi fig. 2.16).
Capacitatea Cech se va încărca prin RD la valoarea +VDD, cu o constantă de timp
τ = R D ⋅ Cech .
În momentul t1 se produce saltul pozitiv al tensiunii de intrare vGS, salt care
depăşeşte valoarea lui Vp şi deschide tranzistorul T1. Capacitatea Cech se descarcă pe
rezistenţa drenă-sursă (rt) a tranzistorului în stare de conducţie cu o constantă de timp
τ1 = rt ⋅ C ech , (2.20)
corespunzătoare comutaţiei directe a tranzistorului (din starea de blocare în starea de
conducţie). Tensiunea de ieşire vDS se apropie de 0, pe măsură ce punctul de
funcţionare se deplasează de la A către B, fig. 2.16.
În tot intervalul t 1 ÷ t 2 , tranzistorul T1 conduce, aflându-se în regiunea ohmică.
În momentul t2 al producerii saltului negativ al tensiunii de intrare, T1 se
blochează şi Cech se va reîncărca prin RD la valoarea +VDD cu constanta de timp:
τ 2 = R D ⋅ C ech , (2.21)
corespunzătoare comutaţiei inverse a tranzistorului (din starea de conducţie
corespunzătoare regiunii ohmice, în starea de blocare).
Durata comutaţiei directe şi inverse se calculează cu relaţiile aproximative:
t cd ≅ 2,3 ⋅ τ1 = 2,3 ⋅ rt Cech ; (2.22)
t ci ≅ 2,3 τ 2 = 2,3 ⋅ R D C ech . (2.23)
Întrucât rt ≈10 KΩ, iar RD≈100 KΩ, rezultă că :
t c i ≅ 10 ⋅ t c d , (2.24)
fapt pe care am încercat să-l ilustrăm în fig. 2.17, b.

+VDD +VDD
VDD
ID=0 RD ID =
RD RD

K VDS=VDD K VDS=0

a) Blocat b) Saturat

Fig. 2.19. TU în regim de comutaţie, înlocuit cu un întrerupător

Ca şi în cazul tranzistorului bipolar, se observă, fig. 2.16, posibilitatea


aproximării coordonatelor punctelor A şi B cu cele ale intersecţiilor cu axele de
coordonate a dreptei statice şi dinamice de sarcină, fapt care permite o corectă
asimilare a funcţionării tranzistorului unipolar în regim de comutaţie cu aceea a unui
întrerupător K deschis (vezi fig. 2.19) - atunci când tranzistorul este blocat, respectiv
închis - atunci când tranzistorul se află în regiunea ohmică.

10
1.4. Comparaţie între tranzistorul unipolar şi cel bipolar
Prezentăm în tabelul 2.1, o interesantă comparaţie între tranzistoarele unipolare
şi cele bipolare.
Tab. 2.1

Tranzistor Tranzistor
Nr.
Criteriul de comparaţie unipolar bipolar Observaţii
crt.
(TU) (TB)
Numărul de operaţii de
Avantaj
1 bază în procesul de 35 140
TU
fabricaţie
De 5 ÷ 10 ori Avantaj
2 Rebuturi –preţ de cost -
mai mic TU

Avantaj
3 Suprafaţă ocupată pe 0,0009 mm2 0,04 mm2
TU
placheta de siliciu
Avantaj
4 Rezistenţa de intrare 1012 ÷ 1018Ω 1 ÷ 5 KΩ
TU
Cu circuite de
Avantaj
5 Cuplajul dintre etaje Direct polarizare şi
TU
depl. de nivel
Realizarea de
Rezistenţă Nu pot fi Avantaj
6 rezistenţe de valori
activă MOS realizate TU
mari
Rezistenţă de trecere a
Avantaj
7 tranzistorului saturat ≈10 K Ω 1 ÷ 30 Ω
TB
(rt)
Avantaj
8 Factor de zgomot mare mic
TB

Avantaj
9 Timp de comutare mare mai mic
TB
Se observă cu uşurinţă că tranzistoarele bipolare sunt superioare în ceea ce
priveşte timpii de comutaţie, în timp ce TECMOS-urile sunt superioare din punct de
vedere al puterii consumate, al densităţi de asamblare , al preţului de cost, etc.

1.5. Reprezentarea electrică a variabilelor booleene


În paragrafele anterioare s-a demonstrat corectitudinea aproximării funcţionării
unui tranzistor (bipolar sau unipolar) în regim de comutaţie cu aceea a unui
întrerupător.
11
Referindu-ne în continuare la tranzistorul bipolar (concluziile putând fi uşor
extinse şi asupra celui unipolar), observăm că tensiunile de ieşire în stare de saturaţie
sunt practic egale cu zero indiferent de tipul tranzistorului (npn sau pnp), dar diferă ca
polaritate în cazul în care tranzistorul este blocat (tab. 2.2).
Alocînd valoarea logică “1” stării de blocare şi “0” stării de saturaţie, constatăm
că, în cazul tranzistorului de tip npn, nivelului celui mai ridicat de tensiune, +VCC,
notat cu H (de la High = Sus), îi corespunde 1 logic, iar celui mai coborât, 0V, notat cu
L (de la Low = Jos) - 0 logic. Spunem că acest mod de alocare corespunde logicii
pozitive. Dimpotrivă, în cazul tranzistorului de tip pnp, nivelului celui mai coborât de
tensiune (-VCC) îi corespunde valoarea logică cea mai ridicată, adică 1 logic, deci ne
aflăm în cazul unei logici negative .

Tab. 2.2. Explicativ pentru cele două tipuri de logică: pozitivă şi negativă

Schema aproximativă Simboluri


Tip Schema Tip
logice
tranzistor electrică Blocare Saturaţie logică
alocate
+VCC +VCC +VCC V
RC RC RC
+VCC
npn Pozitivă
1 0 t
VCE K VCE=+VCC K VCE=0 Bl Sat

-VCC -VCC -VCC V


RC RC RC
pnp Negativă
Bl Sat t
VCE K VCE=-VCC K VCE=0 1 0
-VCC

În cele ce urmează vom prezenta numai circuite care lucrează în logică pozitivă.

12
CAPITOLUL 2

Circuite logice elementare

Circuitele logice elementare pot fi realizate fie cu componente discrete, fie în


tehnologie integrată.

2.1. Circuite logice elementare cu componente discrete


În funcţie de tipul de componente discrete care intră în structura circuitului
respectiv, distingem circuite logice elementare cu componente discrete pasive,
respectiv active.

2.1.1. Circuite logice elementare cu componente pasive


Acest tip de circuite logice utilizează numai componente pasive, adică
componente de circuit care nu posedă capacitatea de a amplifica semnalul aplicat la
intrare. Dintre acestea, componentele de circuit cele mai utilizate sunt diodele şi
rezistenţele.

2.1.1.1. Circuitul logic ŞI (AND) pasiv


Circuitul logic ŞI (AND) pasiv are schema din figura 3.1 şi tabelul de adevăr –
tab. 3.1.
+E Tab. 3.1. Tabelul de adevăr al
funcţiei ŞI (AND)
R
x1 D1 y x2 x1 y
0 0 0
x2 D2 0 1 0
V0
VI1 1 0 0
VI2
1 1 1

Fig. 3.1. Circuitul logic ŞI (AND) pasiv


Funcţionare: Prezentăm o descriere simplificată a funcţionării circuitului,
considerând diodele D1 şi D2 – ideale.
Astfel, pentru combinaţia logică de intrare x2x1=00 (prima linie a tabelului de
adevăr), VI1=VI2=0V şi, practic, catozii celor două diode sunt ca şi legaţi la masă, aşa
cum am încercat să arătăm în schema echivalentă din fig. 3.2 a.
13
Cele două diode sunt direct polarizate şi conduc pe traseul +E, R, D1//D2, masă,
la bornele lor regăsindu-se tensiunea de prag a unei diode ideale, deci V0=0. Rezultă
y=0 logic.

+E +E
+E
D1 D2
R D1 R R
(D2)
y=0 y=0 y=1

D1 D2
V0=0 D2 V0=0 V0=+E
(D1)

a) x2x1=00; b) x2x1=01 (10); c) x2x1=11.

Fig. 3.2. Explicativă pentru înţelegerea funcţionării circuitului logic ŞI (AND) pasiv

Pentru combinaţia de intrare x2x1=01 (a doua linie a tabelului de adevăr), VI2=0,


VI1=+E, deci catodul diodei D2 rămâne conectat la masă, iar cel al diodei D1 se
conectează la +E, fig. 3.2 b. Dioda D2 conduce ca şi în cazul precedent, în timp ce D1,
având catodul conectat la potenţialul cel mai pozitiv al schemei, este blocată. Evident,
V0=0 şi y=0 logic.
Pentru x2x1=10 este valabilă tot schema echivalentă din fig. 3.2 b în care rolul
diodelor D1 şi D2 se inversează. Rezultatul este y=0 logic.
În sfârşit, pentru x2x1=11, vom avea: VI1=VI2=+E, şi ambele diode vor fi
conectate cu catozii la +E, fig. 3.2 c, deci vor fi blocate. Potenţialul +E se transferă la
ieşire prin rezistenţa R, deci V0=+E şi y=1 logic. Se confirmă afirmaţia iniţială
conform căreia tab 3.1 este tabelul de adevăr al funcţiei ŞI (AND).

2.1.1.2. Circuitul logic SAU (OR) pasiv


Circuitul logic SAU (OR) pasiv are schema din fig. 3.3 şi tabelul de adevăr –
tab. 3.2.
Funcţionare: Pentru combinaţia logică de intrare x2x1=00, deci VI1=VI2=0V,
anozii celor două diode sunt practic conectaţi la potenţialul masei, aşa cum rezultă din
schema echivalentă din fig. 3.4 a. Întrucât nu există nici o diferenţă de potenţial în
schemă, prin rezistenţa R nu circulă curent şi, prin urmare, V0=0V, deci y=0 logic.

14
Tab. 3.2. Tabelul de adevăr al
funcţiei SAU (OR)
x1 D1
x2 y x2 x1 y
D2
0 0 0
VI1 VI2 0 1 1
R V0 1 0 1
1 1 1

Fig. 3.3. Circuitul logic SAU (OR) pasiv

+E +E
D1(D2) D1 D2

y=0 y=1 y=1

D1 D2 D2(D1)
R V0=0 R V0=+E R V0=+E

a) x2x1=00; b) x2x1=01 (10); c) x2x1=11

Fig. 3.4. Explicativă pentru înţelegerea funcţionării circuitului logic SAU (OR) pasiv

Pentru x2x1=01, deci VI2=0V şi VI1=+E, dioda D2 rămâne conectată cu anodul


la masă, în timp ce D1 se conectează cu anodul la +E, fig. 3.4 b. Dioda D1 va conduce
pe traseul: +E, D1, R, masă şi fiind ideală, pe ea nu “cade” nimic. Întreaga cădere de
tensiune se regăseşte la bornele rezistenţei R, blocând dioda D2 şi generând la ieşirea
schemei tensiunea V0=+E, deci y=1 logic.
Combinaţia de intrare x2x1=10 produce o situaţie similară celei anterioare, fig.
3.4 b, poziţia diodelor inversându-se. Rezultă y=1 logic.
Pentru x2x1=11, vom avea VI1=VI2=+E şi ambele diode vor fi conectate cu
anozii la +E, fig. 3.4 c, deci vor conduce şi vor transfera potenţialul +E la ieşire.
Rezultă V0=+E şi y=1 logic.
S-a verificat astfel faptul că tab. 3.2 este tabelul de adevăr al funcţiei SAU
(OR).

2.1.2. Circuite logice elementare cu componente active


Acest tip de circuite logice conţin şi elemente active de circuit (tranzistoare)
care, după cum se ştie, sunt capabile să amplifice un semnal.

2.1.2.1. Circuitul logic NU (NOT)


Circuitul logic NU (NOT) are schema din fig. 3.5 şi tabelul de adevăr – tab. 3.3.

15
+Vcc Tab. 3.3. Tabelul de adevăr al
funcţiei NU (NOT)
RC
y
RB1 x y
x
0 1
T 1 0
VI RB2 V0

Fig. 3.5. Circuitul logic NU (NOT)

Funcţionare: Când x=0, VI=0V şi borna de intrare a circuitului este conectată la


masă, fig. 3.6 a.
+Vcc
+Vcc

RC RB1 RC
y=1
y=0
T T
VBE VBE V0=0
RB1 RB2 V0=+Vcc RB2

a) x=0 b) x=1

Fig. 3.6. Explicativă pentru înţelegerea funcţionării circuitului logic NU (NOT)

Baza tranzistorului este conectată la masă printr-o rezistenţă echivalentă


RB=RB1//RB2, deci VBE=0 şi tranzistorul T este blocat. Potenţialul +VCC se transferă la
ieşire prin Rc şi V0=+VCC, deci y=1 logic.
Pentru x=1, VI=+VCC şi ne aflăm în situaţia schemei echivalente din fig. 3.6 b.
Divizorul RB1, RB2 este astfel dimensionat încât VBE≥0,7V, deci tranzistorul T este
saturat şi VCE=V0≈0,1V. Rezultă y=0 logic.

2.1.2.2. Circuitul logic ŞI-NU (NAND)


Circuitul logic ŞI-NU (NAND) prezintă schema din fig. 3.7, obţinută prin
conectarea în cascadă a unui circuit ŞI (AND) pasiv şi a unui circuit NU (NOT).
Tabelul de adevăr, tab. 3.4, se obţine din tab. 3.1. al funcţiei ŞI (AND),
modificat în sensul negării valorilor logice din coloana funcţiei.

16
+Vcc

RC Tab. 3.4. Tabelul de adevăr al


funcţiei ŞI-NU (NAND)
R y
x1 RB1
D1 x2 x1 y
T
x2 0 0 1
D2 V0
VI1 V RB2 0 1 1
I2
1 0 1
NU (NOT) 1 1 0
SI (AND)

Fig. 3.7. Circuitul logic ŞI-NU (NAND)

2.1.2.3. Circuitul logic SAU-NU (NOR)


Circuitul logic SAU-NU (NOR), fig. 3.8, se obţine prin conectarea în cascadă a
circuitului SAU (OR) din fig. 3.3 cu circuitul NU (NOT) din fig. 3.5.
+Vcc
Tab. 3.5. Tabelul de adevăr al
RC funcţiei SAU-NU (NOR)
x1 D1
y
x2 D2 RB1 x2 x1 y
T 0 0 1
VBE V0 0 1 0
VI1 VI2 R RB2 1 0 0
1 1 0

SAU (OR) NU (NOT)


Fig. 3.8. Circuitul logic SAU-NU (NOR)

Tabelul de adevăr 3.5 se obţine din tab. 3.2 prin negarea valorilor logice din
coloana funcţiei de ieşire y.

2.2. Circuite logice elementare integrate


În prezent, circuitele logice se realizează aproape în exclusivitate sub formă de
circuite integrate. După tehnologia utilizată, circuitele logice integrate se pot clasifica
în circuite realizate în tehnologie bipolară, respectiv unipolară (MOS).

17
2.2.1. Circuite logice integrate realizate în tehnologie bipolară
Circuitele logice integrate realizate în tehnologie bipolară au cunoscut în
decursul timpului mai multe tipuri de structuri de bază cum ar fi: RTL, DTL, TTL,
HTTL, etc.

2.2.1.1. Circuite logice RTL


Circuitele logice RTL (Rezistor-Tranzistor-Logic) prezintă structura de bază
din fig. 3.9 şi tabelul de adevăr – tab. 3.6.
Funcţionare: Pentru x3=x2=x1=0 logic, VI1=VI2=VI3=0V şi rezistenţele RB1, RB2,
RB3, din bazele celor 3 tranzistoare vor fi conectate la masă. În consecinţă, tensiunile
VBEi, cu i=1, 2, 3, vor fi zero şi cele 3 tranzistoare vor fi blocate, deci IC1= IC2= IC3=0.
Prin RC nu va circula nici un curent, deci pe RC nu vom înregistra nici o cădere de
tensiune.
Întrucât V0=VCC-RC·ΣICi, rezultă V0=+VCC, deci y=1 logic.

+Vcc Tab. 3.6. Tabelul de adevăr al


funcţiei SAU-NU (NOR)
RC
ΣIC y x3 x2 x1 y
RB1 IC1 IC2 IC3 0 0 0 1
x1
0 0 1 0
VBE1 0 1 0 0
x2 RB2
V0 0 1 1 0
VBE2 1 0 0 0
x3 RB3
1 0 1 0
VBE3 1 1 0 0
VI1 VI2VI3
1 1 1 0

Fig. 3.9. Circuitul logic SAU-NU (NOR) RTL

Este suficient ca un singur tranzistor din cele trei să fie saturat (xi=1, pentru
orice i) pentru ca V0=VCEi≈0,1V, deci y=0 logic. Aceeaşi situaţie se repetă şi în cazul
în care două sau chiar toate cele 3 tranzistoare primesc 1 logic la intrare. Analizând
tabelul 3.6, observăm că funcţia logică îndeplinită de circuitul din fig. 3.9 este SAU-
NU (NOR).

18
2.2.1.2. Circuite logice DTL
Circuitele logice DTL (Diodă-Tranzistor-Logic) prezintă structura de bază din
fig. 3.10 şi tabelul de adevăr – tab. 3.7.

+Vcc
Tab. 3.7. Tabelul de adevăr al
R RC funcţiei ŞI-NU (NAND)
y
x1 D3 D4 x2 x1 y
D1
T 0 0 1
x2 D2 V0 0 1 1
RB2 1 0 1
VI1 VI2
1 1 0
ŞI (AND) NU (NOT)

Fig. 3.10. Circuitul logic ŞI-NU (NAND) DTL

Schema din fig. 3.10 provine din cea din fig. 3.7, în care rezistenţa RB1 a fost
înlocuită cu diodele D3 şi D4, având rolul de a asigura o deplasare cu 2·0,7V=1,4V a
nivelului logic superior al intrării porţii, nivel care determină trecerea tranzistorului T
din starea de blocare în cea de saturaţie. În rest, funcţionarea este identică cu cea a
circuitului ŞI-NU (NAND) descris în § 3.1.2.2.

2.2.1.3. Familia TTL standard


Familia TTL standard este una dintre cele mai răspândite categorii de circuite
logice integrate pe scară mică şi medie.
Reprezentantul de bază al acestei familii, cu ajutorul căruia pot fi generate toate
funcţiile logice, este poarta ŞI-NU (NAND).

2.2.1.3.1. Poarta NAND - TTL


Poarta NAND – TTL prezintă schema din fig. 3.11 a, simbolul logic din fig.
3.11 b şi tabelul de adevăr - tab. 3.8.
Diodele D1 şi D2 protejează tranzistorul multiemiter T1 împotriva eventualelor
tensiuni negative ce pot apărea pe intrări în timpul regimurilor tranzitorii. În regim
staţionar ele nu au nici un fel de importanţă, motiv pentru care vor fi ignorate în
continuare.
Tranzistorul multiemiter T1 asigură curentul de bază necesar tranzistorului
defazor T2 care comandă etajul final de tip totem pole (în contratimp) realizat cu
tranzistoarele T3 şi T4. Acest tip de etaj final permite obţinerea unor timpi de propagare
reduşi, o creştere a imunităţii la perturbaţii a porţii şi o scădere a rezistenţei de ieşire a
acesteia (15Ω în stare "L" şi 70Ω în stare "H").

19
+Vcc (5V)
R1 R3 R4
4K 1,6K 130

B1 B4
B2 T4
B x2 A
x1 T2
A T1 D y = x1 ⋅ x2
y B
B3
T3
VIA=VI b) simbol
D1 D2 R2 V0
1K

a) schemă

Fig. 3.11. Poarta NAND - TTL

Tab. 3.8. Tabelul de adevăr al funcţiei NAND

x2 x1 y
0 0 1
0 1 1
1 0 1
1 1 0

Funcţionare: Înlocuind joncţiunile tranzistorului multiemiter T1 cu diode,


schema din fig. 3.11 a se transformă de maniera din fig. 3.12.
Se observă uşor că circuitul din fig. 3.12 este format dintr-un ŞI-pasiv (realizat
de diodele DBE11, DBE12 şi rezistenţa R1), urmat de un inversor (realizat cu
tranzistoarele T2, T3 şi T4).
Într-adevăr, exceptând DBC1 care are rol de deplasare de nivel (v. familia DTL)
şi reamintind faptul că semnalul din colectorul unui tranzistor evoluează în antifază
faţă de cel din bază şi emiter, observăm că o creştere a nivelului semnalului din B2 va
antrena o scădere a nivelului în B4 şi - implicit - în y, simultan cu o creştere a nivelului
în B3 şi o scădere a acestuia în y. Concluzionând, creşterea nivelului în B2 conduce la o
scădere - pe două căi - a nivelului în y, inversarea semnalului fiind evidentă.

20
+Vcc (5V)
R1 R3 R4
4K 1,6K 130

B4
B1 T4
x2 B2
B T2
DBE12 DBC1 D
x1 B3 y
A T3
DBE11
VIA=VI R2 V0
1K

Fig. 3.12. O schemă mai intuitivă a porţii NAND - TTL

Funcţia ŞI-NU (NAND) a circuitului fiind demonstrată, tabelul de adevăr 3.8


este verificat.

2.2.1.3.2. Inversorul TTL


În cele ce urmează, ne propunem transformarea circuitului NAND într-un
inversor (prin conectarea la +VCC a bornei de intrare B, fig. 3.12) şi explicarea
funcţionării inversorului în paralel cu ridicarea caracteristicii de transfer a acestuia, fig.
3.13.
Stările tranzistoarelor în fiecare din zonele (1) ... (4), fig. 3.13, le vom
centraliza în tabelul 3.9.
Funcţionare: În explicarea funcţionării schemei, din motive de simplificare a
expunerii, vom lua în consideraţie următoarele valori:
VBE ON = 0,6V - pentru un tranzistor în RAN;
VBEsat = 0,7V - pentru un tranzistor în saturaţie;
VCEsat = 0,1V - pentru un tranzistor în saturaţie;
VD = 0,7V - pentru o diodă în conducţie.
Explicarea funcţionării inversorului necesită luarea în consideraţie a
următoarelor zone:
Zona (1): 0 ≤ VI < 0,5. (3.1)
DBE11 este polarizată direct prin R1 de către diferenţa de potenţial VCC-VI.
Întrucât DBE11 conduce, potenţialul punctului B1 va fi:
VB1 = VI + VBE11sat = VI + 0,7. (3.2)
Ţinând seama de relaţiile 3.1 şi 3.2, obţinem:
0,7 ≤ VB1 < 1,2 (3.3)
şi întrucât
VB1 = VBC1 + VBE2 + R2IE2, (3.4)
putem scrie că:
0,7 ≤ VBC1 + VBE2 + R2IE2 < 1,2. (3.5)
21
V0[V]
5
(1) (2) (3) (4)
4 A B (0,5;3,6)

3
C (1,1;2,7)
2

1
0,1 D (1,6;0,1)
VI[V]
0 0,5 1,1 1,7

Fig. 3.13. Caracteristica de transfer a inversorului TTL

Tab. 3.9. Centralizator al stărilor tranzistoarelor în timpul comutaţiei

Zona \ Trz. T1 T2 T3 T4
(1) RAN BL. BL. RAN
(2) SAT. RAN BL. RAN
(3) SAT. RAN RAN RAN
(4) RAI SAT. SAT. BL.

Rezultă că joncţiunile BC1 şi BE2 sunt insuficient polarizate şi tranzistorul T2


este blocat. Prin urmare R2IE2=0, iar joncţiunile BC1 şi BE2 vor fi supuse, fiecare, câte
unei diferenţe de potenţial 0,35 ≤ VBC1 = VBE2 < 0,6, deci vor fi blocate. Tranzistorul
T1 se va afla în situaţia prezentată în fig. 3.14

VBE11 = 0,7 0,35 ≤ VBC1 < 0,6

T1
VCE1
Fig. 3.14. Explicativă pentru starea tranzistorului T1

şi anume:
VCE1 = VBE11 - VBC1, (3.6)
deci:
0,1 < VCE1 ≤ 0,35, (3.7)
şi T1 se află în RAN, foarte aproape de saturaţie.
Tranzistorul T2 este blocat deoarece VBE2 < 0,6V.
Tranzistorul T3 este blocat deoarece VBE3 = R2IE2 = 0.

22
Tensiunea V0(1) poate fi evaluată din fig 3.15, obţinută din fig 3.12 prin
eliminarea tranzistoarelor T1 (neinteresant) şi T2, T3 (blocate).
Putem scrie:
V0(1) = VCC - R3IB4 - VBE4 - VD. (3.8)
Neglijând termenul R3IB4 (IB4 ≈ 0), obţinem:
V0(1) ≈ VCC - VBE4 - VD = 5 - 0,7 - 0,7 = 3,6V. (3.9)
Pentru a stabili starea în care se află T4, amintim că VBE4=0,7V, deci există

+Vcc
R3 R4
1,6K 130

IB4
T4
VBE4
VD D

V0(1)

Fig. 3.15. Explicativă pentru zona (1)

premise de saturaţie. Din K II scris pe ochiul de circuit care conţine joncţiunea BC4,
obţinem:
R3IB4+VBC4-R4Ic4=0 (3.10)
şi ţinând seama că R3IB4≈0 şi Ic4≈I0 (curentul de sarcină), putem scrie:
VBC4≈R4I0. (3.11)
Când poarta este în gol, deci fără sarcină cuplată la ieşire, I0=0, VBC4=0 şi
tranzistorul T4, având joncţiunea BE deschisă şi joncţiunea BC blocată, se va afla în
RAN.
Chiar şi atunci când poarta este în sarcină, curentul de ieşire I0 nu poate depăşi
valoarea I0max=0,8 mA impusă de considerente legate de conservarea nivelului logic de
la ieşirea porţii (v. § 3.2.1.3.5), ceeace conduce la un VBC4=R4·I0max= 130·0,8≈0,1 V,
insuficient pentru a deschide joncţiunea BC4.
Rezultă că T4 se află necondiţionat în RAN, fapt pe care-l consemnăm în tab.
3.9.
Zona (2):
0,5 ≤ VI < 1,1. (3.12)
Din relaţia 3.2 obţinem:
1,2 ≤ VB1 < 1,8. (3.13)
Potenţialul punctului B1 este suficient pentru a deschide joncţiunile BC1 şi BE2,
dar insuficient pentru a deschide şi joncţiunea BE3. Rezultă că T3 este blocat în
continuare.
T1 are ambele joncţiuni direct polarizate, deci este saturat.
23
T2 are joncţiunea BE2 direct şi suficient polarizată.
VB2 = VB1 - VBC1 = VB1 - 0,6, (3.14)
şi, ţinând seama de relaţiile 3.2 şi 3.12, putem deduce:
VB2 = VI + 0,7 - 0,6 = VI + 0,1, (3.15)
deci :
0,6 ≤ VB2 < 1,2. (3.16)
Eliminând din schema din fig. 3.12 tranzistoarele T1 (neinteresant) şi T3
(blocat), obţinem schema din figura 3.16 cu ajutorul căreia îl putem calcula pe V0(2):
V0(2) = VCC - R3IC2 - VBE4 - VD. (3.17)
IC2 ≈ αN2IE2 = αN2(VB2 - VBE2)/R2. (3.18)
V0(2) = VCC - αN2(VB2-VBE2)R3/R2 - VBE4 - VD. (3.19)
sau, datorită relaţiei 3.15:
V0(2) = VCC - αN2(VI + 0,1 - VBE2)R3/R2 - VBE4 - VD. (3.20)
+V
R3 R4
1,6 130
K
IC
B4
B T4
T VB
VB D
IV
E D
R2 V0(
1K 2)

Fig. 3.16. Explicativă pentru zona (2)

Al doilea termen din membrul drept al relaţiei 3.20 reprezintă căderea de


tensiune pe rezistenţa R3:
VR3 = αN2(VI + 0,1 - VBE2)R3/R2. (3.21)
Starea tranzistorului T2 depinde de diferenţa de potenţial:
VBC2 = VB2 - VB4 = VB2 - (VCC - VR3), (3.22)
a cărei valoare maximă se determină astfel:
VBC2max = VB2max - (VCC - VR3max) = 1,2 - (5-1) < 0. (3.23)
În calculul lui VR3max, rel 3.21, am considerat αN2 ≈ 1, VI = 1,1V şi VBE2 =
0,6V.
Rezultă că T2 se află în RAN.
Procedând similar pentru T4, obţinem:
VBC4 = VB4 - VC4 = VCC - VR3 – (VCC-VR4)=VR4-VR3=R4I0-VR3, (3.24)
unde I0 este curentul de sarcină.
Comparând relaţiile 3.24 şi 3.11, observăm că VBC4 pentru zona 2 este mai mic
decât VBC4 pentru zona 1, deci cu atât mai mult T4 se va afla în RAN.
Calculăm V0 cu rel. 3.20 la limita din stânga a intervalului (2), v. fig. 3.13, când
VI = 0,5V, VBE2 = 0,6V, VBE4 = VD = 0,7V, şi obţinem:
V0(2B) = 5 - αN2(0,5 + 0,1 - 0,6)R3/R2 - 0,7 - 0,7 = 3,6V, (3.25)
ceeace confirmă rezultatul obţinut anterior (relaţia 3.9).

24
Pentru limita din dreapta a intervalului (2), în relaţia 3.20 se înlocuiesc valorile:
VI = 1,1V, VBE2 = 0,6V, VBE4 = 0,6V, rezultând:
V0(2C) = 5 - 1,6(1,1 + 0,1 - 0,6) - 0,6 - 0,7 = 2,7V. (3.26)
Aşa cum se observă de fapt şi din relaţia 3.20, între punctele B şi C din zona
(2), caracteristica de transfer este liniară şi are panta:
m2 = - αN2 R3/R2. (3.27)
Zona (3):
1,1 ≤ VI < 1,1 + Vε, (3.28)
unde Vε este o tensiune infinit mică. Rezultă:
1,8 ≤ VB1 < 1,8 + Vε. (3.29)
Imediat ce VI depăşeşte 1,1V, VB2 depăşeşte 1,2V (v. rel. 3.15), şi se deschide
joncţiunea BE3 a tranzistorului T3. Astfel, în paralel cu R2 apare rezistenţa de intrare a
lui T3, relaţia 3.20 devenind:
V0 (3) = VCC − α N 2
R3
(VI + 0,1 − VBE 2 ) − VBE 4 − VD . (3.30)
R 2 || R inT 3
Panta caracteristicii de transfer în zona (3) este:
m3 = - αN2 R3/(R2||RinT3), (3.31)
şi ţinând seama de faptul că RinT3 ≈ 1KΩ,
m3 ≈ 2m2. (3.32)
Întrucât V0 nu poate să scadă sub valoarea VCE3sat = 0,1V, se poate calcula din
relaţia 3.30 valoarea lui VI pentru care V0 = VBE3sat. Rezultă VI(3D) = 1,6V.
Stările tranzistoarelor la începutul intervalului (3), deci pentru 1,1 ≤ VI < 1,1 +
Vε, sunt: T1, ca şi în zona precedentă, saturat, iar T2 şi T3 având joncţiunile BE
înseriate şi supuse unei diferenţe de potenţial VB2 ≈ 1,2 + Vε, sunt suficient polarizate
pentru a conduce, dar încă insuficient polarizate pentru a se satura.
Rezultă că T2 şi T3 se află în RAN.
În ceeace-l priveşte pe T4, acesta are joncţiunea BE direct şi suficient
polarizată, potenţialul colectorului VC4 ≈ 5V (minimum 4,9V în sarcină), iar
potenţialul bazei: VB4 ≈ 3V. Rezultă că joncţiunea BC a tranzistorului T4 este invers
polarizată şi T4 lucrează în RAN.
Zona (4):
Luând pentru VI o valoare care să se afle cu certitudine în zona (4), spre
exemplu VI > 2,1V, constatăm că întrucât VB1 nu poate depăşi valoarea
corespunzătoare saturaţiei celor 3 joncţiuni BC1, BE2, BE3,
VB1max = 3 x 0,7V = 2,1V, (3.33)
joncţiunea BE11 a tranzistorului T1 va fi invers polarizată în timp ce joncţiunea BC1 va
fi direct şi suficient polarizată. T1 va lucra, prin urmare, în RAI (regiunea activă
inversă).
T2 şi T3 sunt saturate deoarece VBE2 = VBE3 = 0,7V.
Starea lui T4 se evaluează astfel:
VB3 = 0,7V; (3.34)
VB4 = VB3 + VCE2sat = 0,7 + 0,1 = 0,8V; (3.35)
V0 = VCE3sat ≈ 0,1V; (3.36)

25
VB4 - V0 = 0,8 - 0,1 = 0,7V. (3.37)
Diferenţa de potenţial VB4 - V0 se aplică joncţiunii BE a tranzistorului T4 şi
diodei D, fiind insuficientă pentru a le deschide. Rezultă că T4 este blocat. Se observă
că rolul diodei D este tocmai acela de a asigura blocarea lui T4 când ieşirea porţii se
află în 0 logic.

2.2.1.3.3. Poarta NOR – TTL


Schema porţii NOR -TTL, fig. 3.17, se obţine din cea a inversorului TTL prin
dublarea etajului de intrare realizat cu ajutorul tranzistorului T1 cu un etaj similar
realizat cu T1' şi completarea etajului defazor cu tranzistorul T2' , conectat în paralel pe
circuitul de ieşire (colector – emiter) al lui T2 .

+Vcc
R1 R2 R1’ R4
4K 1,6K 4K 130Ω
T4

T1 T2 T2’ T1’
x1 x2
D

VIA R2’ VIB T3 V0


1K

Fig. 3.17. Schema porţii NOR – TTL

Funcţionare: Ca şi în cazul porţilor logice tratate mai sus, verificăm


funcţionarea porţii NOR – TTL cu ajutorul tabelului de adevăr 3.10.
Astfel, pentru x1=x2=0 logic, deci VIA=VIB= 0V, în bazele tranzistoarelor T1 şi
T1' nu vom avea mai mult de 0,7V (v. funcţionarea inversorului TTL) ceeace va
implica imposibilitatea deschiderii celor două triplete de joncţiuni (BC1, BE2, BE3,
respectiv BC1’, BE2’, BE3) către masă. În concluzie, T2 , T2' şi T3 vor fi blocate, deci
V0 va fi dat de relaţia 3.9, iar y=1 logic.

Tab. 3.10. Tabelul de adevăr al funcţiei NOR

x2 x1 y
0 0 1
0 1 0
1 0 0
1 1 0
26
Dacă SAU x1, SAU x2, SAU ambele sunt 1 logic, tranzistoarele T1 şi T1' se vor
afla în RAI (v. zona 4 - tab. 3.9) iar T2 , T2' şi T3 se vor satura. Ca urmare V0≈0V şi
y=0 logic.
Tabelul de adevăr al porţii NOR –TTL, tab. 3.10, a fost integral verificat.

2.2.1.3.4. Caracteristicile statice ale familiei TTL standard


Caracteristica de transfer
Caracteristica de transfer reprezintă dependenţa V0 = f(VI) şi are aspectul deja
prezentat în fig.3.13, § 3.2.1.3.2.
Caracteristica de intrare
Prezentăm în fig. 3.18 dependenţa II = f(VI).
II[mA] N (VIH=2,4V; IIH≤40µA)

VI[V]
1 2 3

M (VIL=0,4V; |IIL|≤1,6mA)

Fig. 3.18. Caracteristica de intrare a porţii TTL standard

Convenţional, curentul care intră în poartă este considerat pozitiv, iar curentul
care iese - negativ.
Sensul curentului de intrare, în funcţie de valoarea a lui VI, poate fi observat în fig. 3.19.
Pentru determinarea curentului de intrare corespunzător stării logice "0", se
conectează succesiv câte una din intrările porţii la VIL=V0Lmax=0,4V, fig. 3.19 a,
celelalte intrări fiind legate la "1" logic.
+Vcc +Vcc

R4 R1 R4 R1

"Bl" T4 "Sat" T4
-IIL
D D
T1 T1 IIH
"Sat" T3 "Bl" T3
VIL=V0Lmax=0,4V VIH=V0Hmin=2,4V

a) cu intrarea în starea "0" logic b) cu intrarea în starea "1" logic


Fig. 3.19. Explicativă la caracteristica de intrare a porţii TTL standard

27
Scriind KII pe circuitul marcat în fig. 3.19 a, obţinem:
V − VBE1 − VIL
− I IL = CC ≈ 1mA , (3.38)
R1
valoare mai mică decât IILmax=1,6 mA, stabilită prin foaia de catalog.
Curentul de intrare corespunzător stării logice "1" se determină conectând
intrarea testată la VIH=VOHmin=2,4V, fig. 3.19 b şi are valoarea IIH≤IIHmax=40µA.

Observaţii:
1. Valorile negative ale lui VI sunt limitate la (0,7 ÷ 1)V de către diodele D1, D2 (v.
fig. 3.11). Depăşirea - în regim static - a valorii maxime admise de catalog (-
1,8V) poate conduce la distrugerea acestor diode;
2. Pentru VI > 5V apare riscul distrugerii joncţiunii BE a tranzistorului
multiemiter prin depăşirea pragului de polarizare inversă de 5,5V (mai ales
în cazul în care una din intrări este conectată la "0" logic).
Pentru evitarea unei astfel de situaţii, conectarea unei intrări la +VCC se face
prin intermediul unei rezistenţe mai mari de 1KΩ.

Caracteristicile de ieşire
În fig. 3.20 este prezentat circuitul şi caracteristica de ieşire pentru o poartă a
cărei ieşire se află în starea "0" logic, iar în fig. 3.21 – pentru o poartă cu ieşirea aflată
în starea "1" logic.
Astfel, caracteristica de ieşire ridicată pentru o poartă a cărei ieşire se află în
starea "0" logic, fig. 3.20 b, evidenţiază – printre altele – capacitatea porţii de a furniza
o tensiune de ieşire V0L≤V0Lmax=0,4V la un curent de sarcină I0Lmax=16 mA,
corespunzător unei sarcini de 10 porţi TTL standard.
În acelaşi timp, caracteristica de ieşire ridicată pentru o poartă a cărei ieşire se
află în starea "1" logic, fig. 3.21 b, ilustrează faptul că tensiunea de ieşire trebuie să
respecte relaţia V0H≥ V0Hmin=2,4V, fig. 3.21 a, în condiţiile unei sarcini RL echivalente
cu 10 porţi TTL standard, corespunzătoare unui curent de ieşire: –
I0Hmax=10·40µA=400 µA.
+Vcc
VOL[V]
R4 RL 1.5

"Bl" T4 1 VOL=f(IOL)
IOL
D
VOLmax0.5
"Sat" T3
V0L
IOL[mA
10 20 30 40 50
IOLmax

a) circuitul b) caracteristica propriu-zisă


Fig. 3.20. Caracteristica de ieşire a porţii TTL standard cu ieşirea în "0" logic
28
+Vcc

R4
VOH[V]
4 V0H = f(I0H)
IOH
"Sat" T4
3
D 2

"Bl" 1
T3 I0S
V0H RL -I0H[mA]
10 20 30
-I0Hmax=10· 40µA=400µA

a) circuitul b) caracteristica propriu-zisă


Fig. 3.21. Caracteristica de ieşire a porţii TTL standard cu ieşirea în "1" logic
Curentul de scurtcircuit I0S, calculabil pe fig. 3.21 a, cu relaţia:
VCC − VCE4sat − VD 5 − 0,1 − 0,7
I 0S = = ≅ 30mA , (3.39)
R4 130
va trebui să se încadreze în plaja (20 … 55) mA pentru seria comercială, respectiv (18
… 55) mA pentru seria militară.
2.2.1.3.5. Parametrii familiei TTL standard
Prezentăm în continuare principalii parametri ai porţii TTL standard.
Nivelurile logice, reprezintă valori limită garantate de catalog pentru tensiunile
de ieşire şi de intrare ale unei porţi TTL standard, valori ce corespund celor două stări
logice posibile: L (“0” logic) şi H (“1” logic).
Astfel, reprezentând în partea din stânga a axei tensiunilor, fig. 3.22, nivelurile
logice limită ale tensiunii de ieşire V0 a porţii P1 care comandă poarta P2, iar în partea
din dreapta – nivelurile logice limită ale tensiunii de intrare VI a porţii comandate P2,
distingem următorii parametri:
V
V0Hmi 2,4"1
M 2,0 VIHmin
1,6
1,2
0,8 VILmax
V0Lma ML 0,4
"0
P2
P1
V0 VI

Fig. 3.22. Nivelurile logice ale porţii TTL standard


29
* V0Lmax, tensiunea maximă de ieşire în stare “jos” a porţii P1 care comandă
poarta P2;
* V0Hmin, tensiunea minimă de ieşire în stare “sus” a porţii P1 care comandă
poarta P2;
* VILmax, tensiunea maximă de intrare în stare “jos” a porţii comandate P2;
* VIHmin, tensiunea minimă de intrare în stare “sus” a porţii comandate P2.
Astfel, tensiunea de ieşire a porţii P1 (care comandă) poate fi cel mult V0Lmax =
0,4V pentru "0" logic şi cel puţin V0Hmin = 2,4V pentru "1" logic.
Poarta P2 (comandată), recunoaşte drept "0" logic orice tensiune de intrare
situată sub VILmax = 0,8V şi drept "1" logic, orice tensiune de intrare care depăşeşte
VIHmin = 2V.
Marginea de zgomot , fig. 3.22, asigură compatibilitatea dintre o poartă care
comandă, P1, şi una comandată, P2, în sensul că poarta P1 care comandă, furnizează la
ieşire o tensiune care este recunoscută cu o anumită “marjă”, numită margine de
zgomot, de către poarta comandată P2.
Se definesc două margini de zgomot: MH pentru starea “sus” şi ML pentru
starea “jos”.
În cazul porţii TTL standard, aşa cum rezultă şi din fig. 3.22, marginile de
zgomot sunt : MH = ML= 0,4V.
Marginea de zgomot medie sau imunitatea la zgomot se defineşte în regim
dinamic şi reprezintă proprietatea porţii de a nu răspunde la impulsuri parazite de
înaltă frecvenţă.
Astfel, apariţia la intrarea porţii a unui impuls parazit de durată mai mică decât
viteza de răspuns a acesteia va trece neobservată întrucât impulsul va înceta înainte ca
efectul său asupra ieşirii porţii să se fi produs.
Fan-out-ul sau capacitatea maximă de încărcare a porţii sau, încă, evantaiul de
ieşire, reprezintă numărul maxim de porţi TTL standard care se pot cupla la ieşirea
unei porţi de acelaşi tip.
Numărul N de “sarcini standard” se determină făcând raportul dintre curentul
maxim disponibil la ieşirea unei porţi TTL standard şi curentul maxim absorbit de
intrarea altei asemenea porţi, cuplată la ieşirea celei dintâi.
Se definesc două fan-out-uri:
- fan-out-ul în stare “jos”, v. fig. 3.19 a, dat de relaţia:
I 0Lmax
NL = ,
I ILmax
(3.40)
în care I0Lmax=IC3sat.max=16 mA este impus prin însăşi construcţia tranzistorului T3, iar
IILmax= 1,6 mA reprezintă valoarea maximă a lui IIL, calculat cu relaţia 3.38 ;
- fan-out-ul în stare “sus”, v. fig. 3.19 b, având expresia:
I 0Hmax
NH = ,
I IHmax
(3.41)

30
în care I0Hmax=0,8mA reprezintă valoarea maximă a curentului pe care-l poate furniza
tranzistorul T4 în cele mai defavorabile condiţii, fără alterarea nivelului logic de ieşire,
iar IIHmax=40µA este valoarea maximă a curentului care circulă prin T1, aflat în RAI.
Efectuând calculele, obţinem NL=10 şi NH=20, fan-out-ul global al porţii
calculându-se cu relaţia :
N = min{N L , N H } = 10 . (3.42)
Timpul de întârziere la propagare (Propagation Delay Time) – tpd, reprezintă
întârzierea cu care se propagă informaţia logică prin poartă şi poate fi determinat cu
ajutorul montajului experimental din fig. 3.23. Este vorba despre o poartă TTL
standard utilizată ca inversor, având conectat la intrare un generator de impulsuri vG şi
debitând semnal pe 10 porţi de acelaşi tip cu ea.
Caracteristicile generatorului de impulsuri, observabile în parte pe diagramele
din fig. 3.24, sunt :
- impedanţa de ieşire a generatorului : ZG=50Ω ;
- amplitudinea maximă a impulsurilor : VG=3,5V ;
- frecvenţa impulsurilor : 1MHz;
- durata frontului anterior al impulsului: tr=10ns;
- durata frontului posterior al impulsului: tf=5ns;
- durata impulsului, măsurată la nivelul de 1,5V: tw=500ns.

+Vcc
“1”

10 sarcini
TTL

ZG VI V0 CL

vG

Fig. 3.23. Montaj experimental pentru determinarea tpd

31
VI [V]
3,5
0,9VG

(a) 1,5
tw=500ns
0,1VG t
0 tr=10ns tf=5ns

V0 [V]
VG=3,5
(b)

1,5

t
0 tpdHL=8ns tpdLH=12ns

Fig. 3.24. Explicativă pentru timpii de întârziere la propagare:


a) forma de undă a tensiunii de intrare;
b) forma de undă a tensiunii de ieşire.

Răspunsul porţii TTL standard la impulsuri de tipul celui prezentat în fig. 3.24
a, este dat în fig. 3.24 b, din care pot fi observaţi timpii de întârziere la propagarea prin
poartă în cazul unor tranziţii “sus-jos”, tpdHL, respectiv “jos-sus”, tpdLH. Timpul de
întârziere la propagare global al porţii este media aritmetică a timpilor amintiţi mai
sus, adică:
t pdHL + t pdLH 8 + 12
t pd = = = 10ns . (3.43)
2 2
Atragem atenţia asupra faptului că un rol important în determinarea regimurilor
tranzitorii îl are capacitatea CL≈15pF, formată din capacitatea de ieşire a porţii testate,
capacitatea de intrare globală a celor 10 porţi TTL standard care formează sarcina, la
care se mai adaugă şi capacitatea sondelor de măsură.
Puterea medie consumată de poartă - Pd
Pentru circuitele integrate din seria CDB 4XX, consumul de putere diferă în
funcţie de numărul de porţi pe care-l conţin. Puterea medie absorbită de poartă rămâne
însă aceeaşi.
Astfel, luând ca exemplu de calcul circuitul integrat CDB 400, fig. 3.25, având
în componenţă 4 porţi TTL de tip NAND cu câte 2 intrări, circuit al cărui consum de
curent din sursa de alimentare în stare “jos”, respectiv “sus”, este: ICCL=12mA,
respectiv ICCH=4mA, putem determina curentul mediu absorbit de către circuitul
integrat din sursa de alimentare:

32
I CCL + I CCH 12 + 4
I CCmed = = = 8mA . (3.44)
2 2

+Vcc

GND

Fig. 3.25. Circuitul integrat CDB 400

Puterea medie disipată pe întregul circuit integrat va fi:


PdCI=ICCmed·VCC=8·5=40mW, (3.45)
deci puterea medie disipată pe numai una din cele 4 porţi ale acestuia va fi:
Pd poartă=10mW. (3.46)
Factorul de calitate – Q reprezintă produsul dintre timpul de întârziere la
propagare şi puterea medie consumată de poartă:
Q=tpd·Pd (3.47)
şi constituie un factor de merit pentru o familie de circuite digitale.
Compromisul realizat între tpd şi Pd diferenţiază între ele subfamiliile derivate
dintr-o familie standard. Pentru a avea un reper în acest sens, menţionăm faptul că
familia TTL standard pe care am studiat-o până în prezent are un tpd de 10ns, un
consum mediu de 10mW, un factor de calitate Q=100pJ şi o frecvenţă maximă de
lucru fmax.=35MHz.

2.2.1.4. Subfamilia TTL rapidă (HTTL)


Obţinerea unei viteze de lucru sporite pentru subfamilia TTL rapidă în
comparaţie cu familia TTL standard se poate face atât prin creşterea puterii disipate pe
poartă cât şi prin adoptarea unor modificări structurale ale porţii TTL standard din fig.
3.11.
Rezultă circuitul din fig. 3.26, în care observăm micşorarea valorilor ohmice ale
tuturor rezistenţelor din circuit la aproximativ jumătate, înlocuirea tranzistorului T4 şi a
diodei D din etajul final al porţii TTL standard cu un montaj tranzistor compus
(Darlington) format din T6, T7, R7 şi înlocuirea rezistenţei R2 cu o rezistenţă neliniară
formată din grupul R5, R6, T5.

33
+Vcc
R1 R3 R4
2,4K 800Ω 60Ω
T1
B1 B4 T6 T4 , D
T7
x1 B2 T2
B
A x2 R7
3,5K
y
R5 R6 B3
VIB VIA
500 250
R2 T3
T5 V0
VBE3
IE5

Fig. 3.26. Poarta NAND - HTTL

2.2.1.4.1. Creşterea vitezei de lucru prin creşterea puterii disipate pe poartă


are la bază relaţia 3.47 şi observaţia conform căreia micşorarea valorilor ohmice ale
tuturor rezistenţelor din circuit va avea ca efect creşterea Pd, scăderea tpd şi, implicit,
creşterea vitezei de lucru a porţii.

2.2.1.4.2. Creşterea vitezei de lucru prin introducerea montajului Darlington


Montajul Darlington conservă calităţile circuitului pe care-l înlocuieşte din
schema porţii TTL standard, adaugând în plus alte noi însuşiri care conduc la creşterea
vitezei de lucru a porţii HTTL din care face parte.
a) Montajul Darlington preia rolul diodei D de blocare a tranzistorului din
braţul superior al etajului final (T7), atunci când T3 este saturat.
Într-adevăr, atunci când T3 este saturat, V0=VCE3sat≈0,1V, deci potenţialul
bornei de ieşire a circuitului este de 0,1V faţă de masă. În acelaşi timp, VBE3sat=0,7V,
deci potenţialul lui B3 faţă de masă este 0,7V. Tranzistorul T2 fiind şi el saturat (v.
zona 4 a caracteristicii de transfer din fig. 3.13 şi tab. 3.9), VCE2sat≈0,1V, deci
potenţialul punctului B4 va fi:
VB4=VCE2sat+VB3=0,1+0,7=0,8V. (3.48)
Cele două joncţiuni, BE6 şi BE7, vor fi supuse, prin urmare, diferenţei de
potenţial:
VB4-V0=0,8-0,1=0,7V, (3.49)
insuficientă pentru a le deschide, deci T6 şi T7 vor fi blocate.
Rolul diodei D din schema porţii TTL standard a fost preluat de către una din
joncţiunile bază-emiter ale lui T6 sau T7, astfel încât tranzistorul T7 va fi blocat ferm
atunci când T3 va fi saturat.

34
b) Montajul Darlington oferă o rezistenţă de ieşire mult mai mică decât cea
realizată de către tranzistorul T4 din schema porţii TTL standard, contribuind astfel la
obţinerea unor timpi de comutaţie mai mici, deci a unor viteze de lucru mai mari.

II
II T6
T7
T4
I0 VI I0D
VI V0 V0

R0 R0D

a) Cazul porţii TTL standard (fără Darlington) b) Cazul porţii HTTL (cu Darlington)

Fig. 3.27. Efectul introducerii montajului Darlington asupra rezistenţei de ieşire

Considerând schema simplificată din fig. 3.27 a, în care tranzistorul T4 din


circuitul de ieşire al porţii TTL standard debitează pe o sarcină cuplată în emiter care
înlocuieşte tranzistorul T3, rezistenţa de ieşire R0 a montajului se calculează astfel:
V0 VI − VBE4 VI VI
R0 = = ≅ ≅ =
I0 IE4 IC4 + I B4 β N4 ⋅ IB4 + I B4
VI VI
IB4 II R in
= = = . (3.50)
β N4 + 1 β N4 + 1 β N4 + 1
Procedând similar cu montajul Darlington care înlocuieşte grupul T4, D, şi
eliminând rezistenţa R7 pentru simplificarea calculelor, obţinem:
V0 VI − VBE6 − VBE7 VI VI
R 0D = = ≅ = ≅
I 0D I E7 I B7 ⋅ (β N7 + 1) I E6 ⋅ (β N7 + 1)
VI VI
≅ = =
I B6 ⋅ (β N6 + 1)(β N7 + 1) I I ⋅ (β N6 + 1)(β N7 + 1)

VI
II R in
= = . (3.51)
(β N6 + 1)(β N7 + 1) (β N6 + 1)(β N7 + 1)
Comparând relaţiile 3.50 şi 3.51, constatăm că rezistenţa de ieşire în cazul
porţii HTTL este de β N + 1 ori mai mică decât în cazul porţii TTL standard:
R0
R 0D = . (3.52)
βN +1
Ţinând seama de faptul că rezistenţele de ieşire ale unei porţi în cele două stări
logice posibile, împreună cu capacităţile parazite inerente care apar la ieşirea

35
circuitului logic, determină constantele de timp ale regimului de comutaţie şi, în final,
timpii de comutaţie, rezultă că introducerea montajului Darlington va asigura o viteză
de lucru mult mai mare a porţii HTTL comparativ cu cea a porţii TTL standard.
c) Montajul Darlington împiedică saturarea tranzistorului T7, eliminând astfel timpul de
stocare aferent acestuia şi mărind suplimentar viteza de lucru a porţii HTTL.
Prin însăşi construcţia montajului Darlington, fig. 3.26, circuitul colector-emiter
al tranzistorului T6 este conectat în paralel cu joncţiunea colector-bază a tranzistorului
T7 şi, indiferent de starea tranzistorului T6, curentul din circuitul de ieşire al acestuia
va circula pe traseul R4, colector T6, emiter T6, R7, masă, asigurând o tensiune VCE6 cu
+ pe colector şi – pe emiter, deci polarizând invers joncţiunea bază-colector a
tranzistorului T7. Acesta nu se va mai putea satura niciodată, fiind astfel eliminat
timpul de stocare şi crescând implicit viteza de lucru a porţii HTTL.

2.2.1.4.3. Creşterea vitezei de lucru prin introducerea rezistenţei neliniare


Creşterea vitezei de lucru prin creşterea puterii disipate pe poartă ar fi implicat,
oricum, micşorarea valorii ohmice a rezistenţei R2 de la 1KΩ în cazul porţii TTL
standard, la cca. 600Ω în cazul porţii HTTL. În dorinţa de a obţine viteze de comutaţie
şi mai mari, rezistenţa R2=600Ω a fost înlocuită la poarta HTTL cu o rezistenţă
neliniară formată din grupul R5, R6, T5.
Reprezentând grafic în planul (IE5, VBE3) evoluţiile lui R2=600Ω şi Rnelin., fig. 3.28,
diagramele a şi b, încercăm să urmărim în fig. 3.29 modul în care se modifică caracteristica de
transfer a porţii TTL standard datorită introducerii rezistenţei neliniare.
Astfel, în zona (1) a caracteristicii de transfer din fig. 3.29,
0V≤VI<0,5V, (3.53)
deci 0,7V≤VB1<1,2V, (3.54)
şi niciuna dintre tripletele de joncţiuni BC1, BE2, BE3 şi BC1, BE2, BE5 – nu va fi
deschisă.
Tranzistoarele T2, T3 şi T5 vor fi blocate, IE5=0 şi Rnelin.→∞.
În zona (2) a caracteristicii de transfer,
0,5V≤VI<1,1V, (3.55)
deci 1,2V≤VB1<1,8V, (3.56)
şi din nou cele două triplete de joncţiuni vor fi blocate, fiecăreia dintre ele revenindu-i
mai puţin de 0,6V. Tranzistoarele T2, T3, T5 vor fi blocate, iar caracteristica de transfer
a porţii HTTL, diagrama b, fig.3.29, zona (2), va rămâne la acelaşi nivel cu zona (1),
adică V0(2) = 3,6V .

36
V0[V]
IE5 [mA] VBE3
R nelin = (1) (2) (3) (4)
I E5
2 (b) 4
(a) A B (a) (b)
3
R2=600Ω C
1 2
1
D
VBE3 [V] VI[V]
0,4 0,6 0,8 0,5 1,1 2,4
1,7

Fig. 3.28. Evoluţiile lui R2 şi Rnelin. Fig. 3.29. Caracteristica de transfer în planul
caracteristicilor curent-tensiune a) poarta TTL standard; b) poarta HTTL
În zona (3),
1,1≤VI<1,1+Vε, (3.57)
1,8≤VB1<1,8+Vε, (3.58)
şi cele două triplete de joncţiuni se vor deschide. Evident, joncţiunea BE3 se va
deschide înaintea joncţiunii BE5 deoarece aceasta din urmă este înseriată în plus cu
rezistenţa R5. Prin urmare, IB3 va creşte mai repede decât IE5, fiind astfel forţată
intrarea mai rapidă în conducţie a lui T3 care are ca efect evoluţia descendentă a
caracteristicii de transfer a porţii HTTL din fig. 3.29 b, zona (3).
Pentru VBE3>0,8V, Rnelin. scade sub 600Ω, fig. 3.28, datorită creşterii accentuate
a lui IE5.
Întrucât IE5+IB3≈const., (3.59)
IB3 va scădea, evitându-se astfel intrarea în saturaţie profundă a lui T3 şi creându-se
premizele unei mai rapide ieşiri din saturaţie a acestuia, deci a unui timp de stocare
mai redus.
Tranziţia mult mai rapidă a porţii HTTL din stare “sus” în stare “jos”, fig. 3.29,
caracteristica b, ilustrează cum nu se poate mai bine creşterea vitezei de comutaţie a
acesteia în comparaţie cu poarta TTL standard.
Un alt efect benefic al introducerii rezistenţei neliniare în schema porţii HTTL
îl constituie insensibilizarea punctului static de funcţionare al lui T3 în raport cu
variaţiile de temperatură.
Într-adevăr, creşterea temperaturii T implică creşterea curenţilor de colector ai
tranzistoarelor T3 şi T5 conform schemei sinoptice din fig. 3.30.
Creşterea lui IC5 implică creşterea lui IE5 şi, datorită relaţiei 3.59, se realizează
scăderea lui IB3, deci în final - a lui IC3.
Tendinţa de creştere a lui IC3 a fost compensată, iar insensibilizarea p.s.f. al lui
T3 în raport cu variaţiile de temperatură a fost demonstrată.

IC3↑
T↑ =>
IC5↑=>IE5↑=>IB3↓=>IC3↓

Fig. 3.30 Schemă sinoptică demonstrativă pentru insensibilizarea p.s.f. al lui T3

37
Ca urmare a tuturor modificărilor menţionate, subfamilia TTL rapidă va
prezenta următorii parametri: tpd=6ns, Pd=22mW, Q=132pJ şi fmax=50MHz.

2.2.1.5. Subfamilia TTL-Schottky


Subfamilia TTL Schottky prezintă o schemă identică cu cea a porţii HTTL, cu
deosebirea că toate tranzistoarele (cu excepţia lui T7) sunt tranzistoare Schottky, fig.
2.13, a căror prezenţă asigură viteze superioare de comutaţie datorită eliminării
timpilor de stocare.(v. § 2.2).
Înlocuirea tranzistorului T7 cu un tranzistor Schottky nu a mai fost necesară
întrucât montajul Darlington din care face parte împiedică intrarea acestuia în saturaţie
(v. § 3.2.1.4.2 c).
Modificările menţionate mai sus au condus la obţinerea următorilor parametri:
tpd=3ns, Pd=20mW, Q=60pJ şi fmax=120MHz.

2.2.1.6. Circuite logice cu colectorul în gol


Posibilitatea conectării în paralel a ieşirilor a două sau mai multor circuite
logice în scopul de a construi funcţii logice cablate sau de a intermedia cuplarea la
aceeaşi magistrală de date a mai multor subblocuri logice, reprezintă o calitate care-i
lipseşte familiei TTL standard.
Pentru exemplificare, vom considera o parte din schema bloc simplificată a
unui sistem numeric modern, fig. 3.30, în care cele n subblocuri logice SL1, …, SLn,

Magistrală Adrese

SL1 SLn UNITATE


CENTRALĂ

Magistrală Date

Fig. 3.30.Schema logică simplificată a unei părţi dintr-un sistem numeric modern
având câte 8·m ieşiri fiecare, sunt cuplate în paralel pe aceeaşi magistrală de date
formată din 8·m linii pe care se transmit m octeţi de informaţie, cu observaţia că
injectarea în magistrala de date a informaţiilor de la ieşirea oricăruia dintre cele n
subblocuri logice are loc numai în momentul apariţiei în magistrala de adrese a
combinaţiei logice specifice subblocului respectiv.
Prin urmare, la fiecare dintre cele 8·m linii ale magistralei de date, vor fi cuplate
în paralel ieşirile a câte n circuite logice elementare, câte unul pentru fiecare subbloc
logic.
Aceste circuite nu pot fi porţi TTL standard întrucât, aşa cum rezultă din fig.
3.31, cuplarea în paralel a ieşirilor a două (sau mai multor) astfel de porţi, în cazul în

38
+VCC
R4 R4’
130Ω 130Ω

(Bl.) T4 T4’ (Sat.)

D Imax D’
(Sat.) T3 T3’ (Bl.)

(P) (P’)

Fig. 3.31. Explicativă pentru cuplarea în paralel a ieşirilor a două porţi TTL standard
care valorile logice ale ieşirilor acestora nu coincid, ar conduce la apariţia unui curent:
VCC − VCE4'sat − VD' − VCE3sat 5 − 0,1 − 0,7 − 0,1
Imax = = ≅ 32mA , (3.60)
R4 130
cu mult peste valorile IC3max=16mA sau IC4’max=0,8 mA, la care sunt garantate
nivelurile logice de ieşire.
Prin urmare, apare un consum exagerat de curent din sursa de alimentare,
conjugat cu riscul distrugerii lui T4’ sau T3 şi cu certitudinea că potenţialele ieşirilor
interconectate se vor altera, nemaiputând fi nici 0,4V, corespunzător stării “jos” a
porţii P, nici 2,4V care ar fi corespuns stării “sus” a porţii P’ (v. fig. 3.31).
Rezolvarea problemei cuplării în paralel a ieşirilor mai multor porţi logice s-a
realizat prin simplificarea schemei porţii TTL standard de maniera din fig. 3.32,
obţinându-se astfel poarta logică cu colectorul în gol.
Comparând figurile 3.32 şi 3.11, constatăm că schema porţii logice cu
colectorul în gol a fost obţinută din cea a porţii TTL standard prin suprimarea lui R4,
T4 şi D şi introducerea rezistenţei exterioare Rext, comună ieşirilor porţilor cu
colectorul în gol interconectate.
Pentru o mai bună înţelegere a funcţionării unui astfel de circuit, vom considera
două porţi inversoare cu colectorul în gol, P şi P’, fig. 3.33, cu ieşirile conectate în
paralel şi vom urmări funcţionarea acestui ansamblu cu ajutorul tabelului centralizator
3.11, utilizând cunoştinţele însuşite la studiul inversorului TTL, § 3.2.1.3.2.

+V
R1 R3 Rext

T1
T2
T3
R2

Fig. 3.32. Poarta ŞI-NU (NAND) cu colectorul în gol

39
+Vcc

R1 R3 Rext R3’ R1’

B1 B1’
x1 y x2
T2 T2’
T1 T3 T3’ T1’
VI1 VI2
R2 V0 R2’

(P) (P’)

Fig. 3.33. Explicativă pentru cuplarea pe o sarcină comună


a două porţi logice cu colectorul în gol

Tab. 3.11. Ajutător pentru înţelegerea realizării funcţiei ŞI-cablat

x2 x1 Stările tranzistoarelor y
T3’ T3
0 0 Bl. Bl. 1
0 1 Bl. Sat. 0
1 0 Sat. Bl. 0
1 1 Sat. Sat. 0

Astfel, pentru x1=x2=0, corespund tensiunile de intrare VI1=VI2=0V, iar


potenţialele punctelor B1 şi B1’ vor fi 0,7V, insuficiente pentru a deschide tripletele de
joncţiuni: BC1, BE2, BE3, respectiv BC1’, BE2’, BE3’ şi tranzistoarele T3 şi T3’ vor fi
blocate. Potenţialul +VCC se va transfera la ieşire prin rezistenţa Rext, deci V0=+VCC şi
y=1 logic.
Pentru x1=1 şi x2=0, vom avea VI1=+VCC şi VI2=0V, astfel încât joncţiunea BE
a tranzistorului T1 va fi blocată, iar în B1 vom avea 3·0,7=2,1V, deci joncţiunile BC1,
BE2 şi BE3 vor fi deschise şi T3 va fi saturat. Întrucât x2=0 ca şi în cazul anterior, T3’
va rămâne în continuare blocat. Tensiunea de ieşire va fi V0=VCE3sat≈0,1V, deci y=0
logic.
Extrapolând aceste rezultate şi ţinând seama de simetria schemei, obţinem
pentru fiecare xi=1, cu i=1,2, saturaţia tranzistorului final corespunzător (T3 sau T3’),
deci y=0 logic.
Ultima coloană a tabelului 3.11 indică un comportament de tip SAU-NU
(NOR) al circuitului din fig. 3.33, adică:
y = x1 + x 2 . (3.61)
Aplicând De Morgan relaţiei 3.61, obţinem:
y = x1 ⋅ x 2 , (3.62)

40
relaţie care ne permite o redesenare simbolică a circuitului din fig. 3.33 de maniera din
fig. 3.34, în care este pusă în evidenţă funcţia ŞI-cablat realizată prin cuplarea în
paralel pe aceeaşi sarcină a două inversoare cu colectorul în gol.
Calculul lui Rext se poate face cu ajutorul relaţiei:
VCC − V0
R ext = , (3.63)
∑I
adaptată pentru cele două stări logice posibile ale ieşirii circuitului.

+VCC
Rext

x1 x1 y = x1 ⋅ x 2

x2 x2
Fig. 3.34. Funcţia ŞI-cablat

Astfel, pentru starea “sus”, V0Hmin=2,4V şi ne aflăm în situaţia prezentată în fig.


3.35 în care M porţi logice cu colectorul în gol au ieşirile cuplate în paralel pe
rezistenţa Rext şi debitează pe o sarcină formată din N porţi logice similare.
Deducem:
VCC − V0Hmin
R ext.max = . (3.64)
M ⋅ I 0Hmax + N ⋅ I IHmax
Pentru starea “jos”, V0Lmax=0,4V şi valoarea minimă a lui Rext se determină din
fig. 3.36 în care se pune condiţia ca valoarea lui V0Lmax să se menţină atunci când prin
Rext circulă curentul maxim absorbit de ieşirea unei singure porţi logice cu colectorul
în gol:
VCC − V0Lmax
R ext.min = . (3.65)
I 0Lmax − N ⋅ I ILmax
+VCC
Rext max
I0Hma T1
T31
250µ V0Hmin=2,4 IIHmax=40µ

 I0Hma V 
T3
T12 
 250µ IIHmax=40µ 
M N
T3
I0Hma T1N 
 250µ IIHmax=40µ 

Fig. 3.35. Explicativă pentru calculul lui Rext.max

41
+VCC
Rext min
I0Lmax T11
T3 16 mA V0Lmax=0,4V

IILmax=1,6mA 
T12 

IILmax=1,6mA N


T1N


IILmax=1,6mA

Fig. 3.36. Explicativă pentru calculul lui Rext.min

În final, alegem pentru Rext o valoare standardizată cuprinsă între cele două
valori determinate cu relaţiile 3.64 şi 3.65:
R ext ∈ {R ext.min, R ext.max} . (3.66)
În fig. 3.37 prezentăm o aplicaţie care ilustrează modul în care se poate realiza
cuplarea în paralel pe o magistrală de date a porţilor logice cu colector în gol, prin
intermediul funcţiei ŞI-cablat.

+VCC

Rext
x11
x12 1
CS

_ y
CS

x21 2
x22

Fig. 3.37. Ilustrativă pentru cuplarea pe o magistrală de date


a două porţi logice cu colectorul în gol

Intrarea CS (Chip Select = selectare a chip-ului) comandă în contratimp cele


două porţi NAND, astfel încât pentru CS=1 vor avea acces în magistrală datele ce
provin de la ieşirea porţii nr. 1, iar pentru CS=0 – datele ce provin de la ieşirea porţii
nr. 2.
Funcţia de ieşire a circuitului va fi:

42
x11 ⋅ x12 , pentru CS=1;

y = x11 ⋅ x12 ⋅ CS ⋅ x 21 ⋅ x 22 ⋅ CS =
(3.67)
x 21 ⋅ x 22 , pentru CS=0.

2.2.1.7. Circuite logice cu 3 stări


Subfamilia TSL (Three State Logic = logica cu 3 stări) permite cuplarea în
paralel a ieşirilor mai multor porţi logice fără dezavantajele pe care le implică
utilizarea rezistenţei externe, Rext, în cazul porţilor logice cu colectorul în gol. Este
vorba despre eliminarea disconfortului pe care-l presupune calculul acestei rezistenţe
şi asigurarea unui loc pentru ea pe cablajul imprimat, de îmbunătăţirea fiabilităţii
globale a circuitului prin scăderea numărului de componente pe placă, cu efecte asupra
preţului de cost, etc.
Subfamilia TSL oferă impedanţe de ieşire mici în stările "0" şi "1" logic
(aceleaşi ca la poarta TTL standard), iar în cea de a treia stare, starea de înaltă
impedanţă (HZ), prezintă o impedanţă de ieşire de valoare atât de ridicată încât practic
nu "încarcă" suplimentar circuitele cu care este cuplată.
Schema unei porţi NAND-TSL se obţine din cea a porţii TTL standard, prin
introducerea unui inversor (I) şi a unei diode (D2), aşa cum este ilustrat în fig. 3.37.
În fig. 3.38 este prezentat simbolul porţii NAND-TSL, iar în tab. 3.12 –
funcţionarea acesteia.
Astfel, dacă intrarea de autorizare E (ENABLE) este activată ( E = 0 ), la ieşirea
inversorului I vom avea "1" logic ceeace face inoperant cel de-al treilea emiter al lui
T1, conectat în acest caz la +VCC, şi blochează dioda D2 al cărei catod este şi el
conectat în cazul de faţă la +VCC. Schema din fig. 3.37 va funcţiona ca un NAND-TTL
standard, fapt ilustrat în primele 4 linii ale tab. 3.12.
În condiţiile în care E = 1 , la ieşirea inversorului I vom avea "0" logic
(maximum 0,4V), fapt care implică blocarea lui T3 (v. funcţionarea inversorului TTL,
§ 3.2.1.3.2). În plus, dioda D2 va conduce, pe ea vor cădea 0,7V, iar în baza lui T4 vom
avea maximum 0,4+0,7=1,1V, insuficient pentru a deschide joncţiunea bază-emiter a
tranzistorului T4 şi dioda D1. Tranzistoarele T3 şi T4 se vor bloca, prin urmare,
simultan, iar ieşirea y va fi practic izolată faţă de cele două borne ale sursei de
alimentare, oferind circuitelor cu care este interconectată o înaltă impedanţă (HZ).

43
+Vcc

R1 R3 R4

T1 E
T4
x1
x2 T2 y x1
D2 D1 y
x2
T3
R2

Fig. 3.38. Simbolul porţii TSL


E I

Fig. 3.37. Schema porţii NAND - TSL

Tab. 3.12. Tabelul de funcţionare al porţii TSL

E x2 x1 y
0 0 0 1
0 0 1 1
0 1 0 1
0 1 1 0
1 x x HZ

Cuplarea pe o magistrală de date a ieşirilor a două porţi TSL se realizează


simplu, fig. 3.38, unica condiţie care se impune fiind autorizarea nesimultană a porţilor
respective.

E
E1 = E
x11 y1 = x11 ⋅ x12 ⋅ E
x12

y = y1 + y 2
x21
x22 y 2 = x 21 ⋅ x 22 ⋅ E
E2 = E
Fig. 3.38. Cuplarea ieşirilor a două porţi TSL la o magistrală de date

Adoptând un sistem de autorizare de tipul celui prezentat în fig. 3.38, cu


E = E1 = E 2 ,

44
obţinem:
( ) (
y = x11 ⋅ x12 ⋅ E + x 21 ⋅ x 22 ⋅ E ,) (3.68)
deci:
x ⋅ x , pentru E = 0;
y =  11 12 (3.69)
x 21 ⋅ x 22 , pentru E = 1.
Din fig. 3.38 şi relaţia 3.68 se remarcă realizarea funcţiei SAU-cablat prin
conectarea în paralel pe magistrala de date a ieşirilor porţilor TSL respective şi
autorizarea nesimultană a funcţionării acestora.
Valorile parametrilor circuitelor logice TSL sunt: tpd=3ns, Pd=22mW, Q=66pJ
şi fmax=70MHz.

2.2.1.8. Familia logică ECL


Familia logică ECL (Emitter Coupled Logic = logică cuplată în emiter)
utilizează tranzistoare nesaturate şi realizează, din acest motiv, viteze de lucru foarte
mari.
Se ştie deja că o creştere a vitezei de lucru (micşorarea timpilor de propagare)
se poate realiza atât prin creşterea puterii disipate pe poartă (v. parametrii porţii TTL
standard, § 3.2.1.3.5) cât şi prin evitarea saturaţiei dispozitivului electronic activ
utilizat (v. regimul de comutaţie al tranzistorului bipolar, § 2.2).
O soluţie eficientă de a obliga tranzistorul ca în timpul regimului de comutaţie
să rămână în RAN (să nu intre în saturaţie), constă în aplicarea unei reacţii negative
printr-o rezistenţă ce se montează în emiter, fig. 3.39.
Scriind Kirchhoff II pe ochiul de intrare al circuitului din fig. 3.39, obţinem:
VBE≈VI-REIC, (3.70)
relaţie din care se observă cu uşurinţă că orice creştere a lui VI conduce într-o primă
fază la o creştere a lui VBE şi implicit a lui IB (v. caracteristicile de intrare ale
tranzistorului, fig. 2.3) şi IC (IC≈βNIB), deci în final la creşterea importanţei termenului
REIC, urmată de scăderea lui VBE.

+VCC

RC

VBE
VI V0
RE

Fig. 3.39. Montaj asimetric cu reacţie negativă

45
Funcţionarea reacţiei negative, al cărei mecanism l-am descris mai sus pentru
cazul unei scheme asimetrice, presupune, prin urmare, dezavantajul utilizării unor
variaţii mari ale tensiunii de intrare VI pentru a produce mici variaţii ale lui VBE
(zecimi sau chiar sutimi de volt) capabile să asigure comutarea tranzistorului.
Acest dezavantaj poate fi eliminat prin utilizarea unei scheme simetrice,
diferenţiale, de tipul celei prezentate în fig. 3.40.
+VCC

RC IC1 IC2 RC

T1 V01 V02 T2
IE1 IE2
VI VBE1 VBE2 VR

RE

Fig. 3.40. Montaj simetric (diferenţial) cu reacţie negativă

Pe circuitele de intrare ale celor două tranzistoare, T1 şi T2, putem scrie relaţiile:
VBE1=VI-RE(IE1+IE2), (3.71)
VBE2=VR-RE(IE1+IE2), (3.72)
în care VR este o tensiune de referinţă, iar pe circuitele de ieşire vom avea:
V01=VCC-RCIC1, (3.73)
V02=VCC-RCIC2. (3.74)
Încercăm să explicăm funcţionarea circuitului diferenţial din fig. 3.40 pentru
trei cazuri distincte: VI=VR, VI<VR, VI>VR, pe care le prezentăm centralizat în tab.
3.13.

Tab. 3.13. Centralizator pentru explicarea funcţionării montajului diferenţial din fig. 3.40

Cazul 1 Cazul 2 Cazul 3 Observaţii


VI=VR VI<VR VI>VR
Rel. 3.71 şi 3.72
VBE1=VBE2 VBE1<VBE2 VBE1>VBE2
Fig. 2.3
IB1=IB2 IB1<IB2 IB1>IB2
IC≈βNIB
IC1=IC2 IC1<IC2 IC1>IC2
Rel. 3.73 şi 3.74
V01=V02 V01>V02 V01<V02
Logică pozitivă
1 0 0 1

46
Spre exemplu, în cazul 1, pentru VI=VR, observăm din relaţiile 3.71 şi 3.72 că
VBE1=VBE2 şi conform caracteristicilor de intrare din fig 2.3 (menţionate în coloana de
“observaţii” a tab. 3.13), IB1=IB2, cu implicaţiile IC1=IC2 (IC≈βNIB) şi V01=V02 (v.
relaţiile 3.73 şi 3.74).
Rezultă că, pentru o tensiune de intrare egală cu cea de referinţă, tensiunile de
ieşire vor fi egale, iar curenţii prin cele două braţe ale diferenţialului vor fi egali.
Similar se demonstrează, pe baza aceloraşi relaţii sau figuri menţionate în
coloana a patra a tab. 3.13, că pentru VI<VR se obţine V01>V02, respectiv pentru VI>VR
se obţine V01<V02.
Întregul mecanism al funcţionării montajului diferenţial constă de fapt în
comutarea unui curent constant, de la un tranzistor la altul, însoţită de variaţia
corespunzătoare a lui V01 şi V02.
Aplicând principiul logicii pozitive, vom spune că în cazul V01>V02, lui V01 îi
corespunde 1 logic iar lui V02 – 0 logic, iar în cazul V01<V02, lui V01 îi corespunde 0
logic iar lui V02 – 1 logic.
Pornind de la ideea utilizării montajului diferenţial, expusă mai sus, s-a realizat
poarta fundamentală a familiei ECL prezentată în fig. 3.41.
Ea se compune dintr-un montaj diferenţial realizat cu tranzistoarele T1i, (i=1, 2,
3) şi T2, şi repetoarele pe emiter T3 şi T4 cu rol de adaptare de impedanţă.
Întreaga schemă este alimentată cu –VEE la bara de jos şi “masa” la bara de sus,
obţinându-se astfel o atenuare a zgomotului de 1000 ori mai bună faţă de alimentarea
clasică şi o protecţie intrinsecă la scurtcircuit pe ieşire. Într-adevăr, conectând la masă
oricare dintre cele două borne de ieşire, nu facem altceva decât să scurtcircuităm unul
dintre tranzistoarele T3 sau T4, protejându-l astfel împotriva distrugerii.

RC1 RC2
290Ω 300Ω
V02 SAU
V01 SAU T4
T3
x1 x2 x3
T T12 T13 T2 VR
VI1 11 VI2 VI3 (-1,175V)
y y
SAU SAU
RE RE3 RE4
1,18K 1,5K 1,5K
-VEE
(-5,2V)
Fig. 3.41. Poarta fundamentală a familiei ECL

47
Tab. 3.14. Tabelul de adevăr al funcţiei logice SAU / SAU - ECL

x3 x2 x1 y y
0 0 0 1 0
0 0 1 0 1
0 1 0 0 1
0 1 1 0 1
1 0 0 0 1
1 0 1 0 1
1 1 0 0 1
1 1 1 0 1

Funcţionarea schemei este simplă. Pentru x1=x2=x3=0, VIi<VR şi ne aflăm în


cazul 2, tab. 3.13, deci V01>V02 şi y = 1 , y=0 logic.
Este suficient ca numai una dintre intrările xi să fie 1 logic (VIi>VR) pentru ca
tranzistorul corespunzător să se deschidă mai mult decât celelalte două şi să coboare în
acest mod nivelul lui V01. Ca urmare, y = 0 şi y=1.
Tabelul de adevăr 3.14 obţinut, este al funcţiilor SAU şi SAU, funcţii
reproduse la ieşirea circuitului, după cele două repetoare.
Tensiunea de referinţă VR=-1,175V se obţine cu ajutorul schemei din fig. 3.42
şi se calculează cu ajutorul următoarelor relaţii:
VR=VEE-VR3; (3.75)
VR3=VB-VBE5; (3.76)
⋅ (VEE − 2VD ) + 2VD
R2
VB = (3.77)
R1 + R 2
Rezultă:
⋅ (VEE − 2VD ) − 2VD + VBE5 ,
R2
VR = VEE − (3.78)
R1 + R 2
din care, cu înlocuirile care se impun, se obţine VR=-1,175V.

R1
VR T5 300Ω
B
VBE
VE 2VD
R3 VB
VR
2K R2
2,36K

-VEE (-5,2V)

Fig. 3.42. Sursa de tensiune de referinţă

48
Simbolul porţii SAU / SAU – ECL este prezentat în fig. 3.43, iar nivelurile
logice – în fig. 3.44.

V0H= -0,76V “1”


MH= 0,34V
VIH= -1,1V
x1 y = x1 + x2 + x3
x2
x3
y = x1 + x2 + x3 VIL= -1,25V
ML=-0,33V
V0L= -1,58V “0”

Fig. 3.43. Simbolul -V


porţii ECL
Fig. 3.44. Nivelurile logice
ale familiei ECL

Existenţa repetoarelor pe ieşirile porţii prezintă avantajul unor impedanţe de


ieşire mici, care conduc la constante de timp mici în timpul regimului de comutaţie,
deci la viteze mari de lucru. În plus, diferenţele mici de tensiune dintre nivelurile “jos”
şi “sus”, determină timpi mici de încărcare – descărcare a capacităţii parazite inerente,
deci timpi de comutaţie mici.
Valorile parametrilor familiei ECL sunt: tpd<1ns, Pd=50mW, Q=50 şi
fmax=1000MHz.

2.2.1.9. Circuite logice I2L


Familia de circuite logice I2L (Integrated Injection Logic = logica integrată de
injecţie) permite o densitate mare de componente pe unitatea de suprafaţă, un consum
de putere extrem de redus şi uşor reglabil, timpi de întârziere la propagare mici şi, în
consecinţă, un factor de calitate foarte redus.
Componenta de bază a familiei I2L este inversorul, prezentat în fig. 3.45 şi
format dintr-un tranzistor T2 de tip npn şi o sursă de curent constant realizată cu
tranzistorul T2' de tip pnp.
Valoarea curentului I0 este dată de relaţia:
V + − VEB2'
I0 = = ct , (3.79)
R ext
şi poate fi uşor ajustată din exterior într-o gamă de 6 decade, în funcţie de aplicaţie,
prin simpla modificare a rezistenţei Rext, cu efectele cunoscute asupra puterii disipate
Pd, timpului de întârziere la propagare tpd şi, implicit, asupra vitezei de lucru a
circuitului.

49
In fig. 3.46 am prezentat regimul de comutaţie al inversorului I2L, iar în fig.
3.47 – acelaşi inversor interconectat cu circuite similare.

VIA[V]
IC
A
VIA T2 V0 0,7
(a)
T2’ t
0
I0 V0[V]
Rext
0,7
V+ (b)

0 t1 t2 t

Fig. 3.45. Inversorul I2L Fig. 3.46. Comutaţia inversorului I2L

Din fig. 3.47 se poate observa uşor că tensiunile de intrare (VIA) şi de ieşire
(V0) ale inversorului pot lua valori cuprinse în intervalul 0 … 0,7V, limitate superior
de VBE2sat=0,7V, respectiv de VBE3sat=0,7V.
Funcţionarea inversorului I2L este simplă şi se bazează pe comutarea curentului
I0 fie către colectorul tranzistorului T1, fie către baza tranzistorului T2, fig. 3.47, în
funcţie de valoarea tensiunii de intrare VIA aplicate.

IC
A
T1 VIA V0 T3
T2
I0

V+ V+ V+
INVERSOR
I2L
Fig. 3.47. Conectarea inversorului I2L între două circuite similare

Astfel, în funcţionarea inversorului I2L distingem două cazuri:


1. VIA=0 (intervalul 0 … t1, fig. 3.46), caz în care VBE2=0 şi tranzistorul T2 va fi
blocat, iar curentul I0 se va închide prin tranzistorul T1 la masă, fig. 3.47;
2. VIA=0,7V (zona de după momentul t2, fig. 3.46), caz în care VBE2=0,7V şi
tranzistorul T2 va fi saturat, iar curentul I0 se va închide prin joncţiunea BE2 la masă;
Capacitatea circuitelor I2L de a permite realizarea funcţiei ŞI-cablat prin simpla
interconectare a două ieşiri, este exploatată în construirea unor structuri complexe de
tipul celei prezentate în fig. 3.48 în care tranzistoarele T21, T22 şi T23 sunt
multicolector.

50
x1 ⋅ x 2 = x1 + x 2

x1 + x 2
x1 x2
x1 x2
T21 T22 T23
I0 I0 I0
'
T21 '
T22 '
T23

IE1 IE2 IE3

Iext
Rext

V+
Fig. 3.48. O structură complexă I2L

Simpla conectare a câte unui colector al tranzistorului T21 cu unul al lui T22,
conduce la realizarea funcţiei ŞI-cablat între x1 şi x 2 ( x1 ⋅ x 2 = x1 + x 2 ), iar trecerea
acestei funcţii prin inversorul T23, permite obţinerea funcţiei SAU: x1+x2.
În fig. 3.49 am prezentat realizarea tehnologică a unui inversor de tipul celui
din fig. 3.45, dar într-o configuraţie cu 3 colectori.
Se observă utilizarea tranzistoarelor ca unice elemente componente ale
circuitului, precum şi faptul că între diversele zone ale circuitului nu sunt necesare
difuzii pentru izolarea componentelor.
Rezultă posibilitatea realizării unor densităţi foarte mari de elemente în cadrul
structurii integrate (peste 200 porţi / mm2), comparabilă sau superioară celei specifice
familiei MOS.

E’ C’≡B C1 C2 C3

p p n n n
1424
3
T2’ T2 n-
n+

B’≡E
Fig. 3. 49. Realizarea tehnologică a unui inversor I2L cu 3 colectori

51
În plus, putem nota încă o serie de avantaje deosebite oferite de familia I2L:
- puterea consumată foarte mică, Pd=0,01mW, comparabilă cu cea a familiei
CMOS, împreună cu valorile mici ale excursiei nivelurilor logice (sub 20mV pentru
“0” şi 0,4 … 0,8V pentru “1” logic) şi capacităţile reduse ale joncţiunilor (datorate
dimensiunilor reduse), conduc la un tpd de cca. 10ns şi un excelent factor de calitate,
Q<1pJ;
- tensiunea de alimentare redusă (până la 1,5V), face ca circuitul să poată fi
alimentat la o simplă pilă standard;
- proiectare simplă, neexistând practic etape intermediare între schema logică şi
topologia circuitului electric;
- pot fi combinate cu celelalte familii bipolare (TTL, ECL) utilizând interfeţe
specifice.

2.2.2. Circuite logice integrate realizate în tehnologie unipolară


Circuitele logice integrate realizate în tehnologie unipolară utilizează fie
exclusiv tranzistoare MOS cu canal de tip p (familia PMOS), fie numai tranzistoare
MOS cu canal de tip n (familia NMOS), fie tranzistoare MOS complementare, unele
cu canal de tip p, altele – de tip n (familia Complementary MOS = CMOS).
Circuitele de tip PMOS au procesul de fabricaţie cel mai simplu, dar o viteză de
comutaţie mai mică datorită mobilităţii mai mici a purtătorilor de sarcină utilizaţi
(golurile).
Circuitele de tip NMOS au un proces de fabricaţie mai complicat, dar o viteză
de comutaţie mai mare datorită mobilităţii mai mari a electronilor.
Circuitele de tip CMOS prezintă o viteză de comutaţie medie, dar un consum de
energie mult mai redus, concentrat în intervalele de tranziţie dintr-o stare logică în alta.
Schemele porţilor logice ale circuitelor PMOS şi NMOS sunt identice,
singurele diferenţe constând în simbolurile tranzistoarelor şi semnul tensiunii de
alimentare (+VDD pentru NMOS-uri şi –VDD pentru PMOS-uri).
Iată de ce, în cele ce urmează nu vom studia decât unul din cele două tipuri de
circuite şi anume circuitele NMOS, alese pentru avantajul didactic al operării cu
tensiuni pozitive în toate schemele.
Tensiunea de alimentare +VDD poate lua valori cuprinse între 5 … 15V, în cazul
utilizării valorii de +5V existând o compatibilitate deplină între nivelurile logice ale
familiei NMOS şi cele ale familiei TTL.
Circuitele logice NMOS (ca şi cele PMOS, de altfel) se construiesc în varianta
statică, caz în care funcţionarea nu este condiţionată de un tact extern, şi dinamică, caz
în care transferul informaţiei logice prin circuit are loc numai în momentul apariţiei
unui tact extern.

2.2.2.1. Familia logică NMOS statică


În cadrul acestei familii, vom studia inversorul, NAND-ul şi NOR-ul NMOS
statice.

52
2.2.2.1.1. Inversorul NMOS static
Inversorul NMOS static prezintă schema din fig. 3.50 a şi este format dintr-un
TECMOS driver (de comandă) TD cu canal indus de tip n şi un tranzistor load
(sarcină) TL cu canal iniţial de tip n.
+VDD ID ≈ GT
L L
T
VDS L (c VDS = ct.
GT L
VGS L L0 VGS
VP L
(a L

TD ID ≈ GT
V0 = VDSD D D
+ (
C ≅5pF
VI = VGSD - p VDS = ct.
D
VGS
VP D
D

Fig. 3.50. Inversorul NMOS static:


a) schemă; b) caracteristica de transfer a lui TD; c) caracteristica de transfer a lui TL
După cum se poate uşor observa din caracteristicile de transfer ale celor două
tranzistoare, fig. 3.50 b şi c, alegerea unui tranzistor driver TD cu canal indus prezintă
avantajul unei blocări facile a acestuia prin simpla anulare a tensiunii VGS D , iar
utilizarea unui tranzistor sarcină TL cu canal iniţial permite obţinerea unei rezistenţe
1
active R TL 0 = în cazul în care VGS L = 0 .
G TL 0
Prin rezistenţă activă înţelegem o rezistenţă simulată cu ajutorul unui dispozitiv
electronic activ, în cazul de faţă - rezistenţa care apare între drena şi sursa unui
tranzistor de tip NMOS la aplicarea unei anumite diferenţe de potenţial grilă-sursă.

În fig. 3.51 este prezentată o schemă a inversorului NMOS static desenată cu


simboluri simplificate. Singurul element din schemă care trădează apartenenţa acesteia
la familia NMOS este semnul + al tensiunii de alimentare (+VDD), în timp ce diferenţa
dintre TD şi TL în ceeace priveşte tipul indus sau iniţial al canalului rămâne practic
neilustrată prin simbolurile adoptate, dar nu mai puţin importantă pentru înţelegerea
funcţionării schemei.

53
VI
+VDD
TL VDD
(a)
y=x VPD
t1 t2 t
0
x V0
TD V0 Cp
VDD
VI
(b)
tcd t
tci
Fig. 3.51. Schema inversorului NMOS static Fig. 3.52. Regimul de comutaţie al
desenată cu simboluri simplificate inversorului NMOS static

Funcţionare: În intervalul (0 ÷ t1), fig. 3.52, VI = VGS D = 0 şi din caracteristica


de transfer din fig. 3.50 b observăm că I D D = 0 , deci tranzistorul TD este blocat. Ca
urmare, VGS L = VDS L = 0V şi din caracteristica de transfer din fig. 3.50 c, rezultă că TL
1
joacă rolul unei rezistenţe active de valoare R TL0 = prin care potenţialul +VDD se
G TL0
transferă la ieşire. Rezultă V0=+VDD şi capacitatea Cech (care include capacitatea Cp),
v. relaţia 2.19, § 2.3, se încarcă la valoarea +VDD.
În momentul t1, fig. 3.52 a, tensiunea de intrare VI = VGS D înregistrează un salt
pozitiv de la 0 la +VDD, depăşind brusc nivelul tensiunii de prag VPD , fig. 3.50 b. Ca
urmare I D D creşte puternic şi punctul de funcţionare al tranzistorului TD intră în
regiunea ohmică. Capacitatea Cech se descarcă pe rezistenţa drenă-sursă a lui TD, R TD ,
cu constanta de timp:
τ1 = R TD ⋅ C ech , (3.80)
astfel încât, într-un interval de timp:
t cd = 2,3 ⋅ R TD ⋅ C ech , (3.81)
tensiunea de ieşire devine V0 = VDSD = 0 , fig. 3.52 b.
Pe întreaga durată a palierului (t1÷t2) al lui VI, fig. 3.52 b, V0 rămâne 0V.
În momentul t2, fig. 3.52, are loc saltul negativ al tensiunii de intrare VI = VGS D
de la +VDD la 0, urmat de anularea curentului de drenă I D D (v. caracteristica de
transfer din fig. 3.50 b) şi blocarea tranzistorului TD. Situaţia din intervalul (0 ÷ t1) se
repetă şi capacitatea Cech (care include capacitatea Cp) se încarcă cu constanta de timp:
τ 2 = R TL0 ⋅ C ech (3.82)
până la valoarea +VDD, într-un interval de timp:
t ci = 2,3 ⋅ R TL0 ⋅ C ech . (3.83)

54
Deoarece canalul lui TD este, prin construcţie, mult mai gros şi mai scurt decât
al lui TL, pentru aceeaşi tensiune grilă-sursă, VGS D = VGS L , vom avea:
R TD << R TL , (3.84)
de unde rezultă:
tcd<<tci. (3.85)
Caracteristica de transfer a inversorului NMOS static este prezentată în fig.
3.53 şi ilustrează antagonismul dintre V0 şi VI: când VI=0, V0=+VDD şi invers.
V0

VI
Fig. 3.53. Caracteristica de transfer a inversorului NMOS static

Deşi tranzistorul MOS cu canal n comută rapid (aproximativ 1ns), viteza de


comutaţie scade cu cca. 3 ordine de mărime din cauza capacităţii Cech.

2.2.2.1.2. NAND-ul NMOS static


NAND-ul NMOS static prezintă schema din fig. 3.54, simbolul din fig. 3.55 şi
tabelul de adevăr – tab. 3.15.
Funcţionare: Singura situaţie în care potenţialul masei se poate transfera la
ieşire, determinând o valoare logică y=0, este aceea în care toate tranzistoarele driver
TDi, cu i=1, 2, 3, conduc, deci când VIi=+VDD sau, echivalent, x1=x2=x3=1 logic (v. tab.
3.15). În rest, cel puţin unul din tranzistoarele TDi fiind blocat (cel puţin una din
intrările xi este zero logic), legătura dintre ieşirea circuitului şi masă este întreruptă şi
la ieşire se transferă potenţialul +VDD prin rezistenţa activă pe care o constituie TL,
determinând y=1 logic.
Tab. 3.15. Tabelul de adevăr al funcţiei
+VD ŞI-NU (NAND)
TL
y=x1⋅x2⋅x3 x3 x2 x1 y
x1 V
T 0 0 0 1
VI1 0 0 1 1
x2 0 1 0 1
T
VI2 0 1 1 1
1 0 0 1
x3
T 1 0 1 1
VI3
1 1 0 1
1 1 1 0

Fig. 3.54. Poarta NAND NMOS statică Fig. 3.55. Simbolul porţii NAND

55
2.2.2.1.3. NOR-ul NMOS static
NOR-ul NMOS static prezintă schema din fig. 3.56, simbolul din fig. 3.57 şi
tabelul de adevăr – tab. 3.16.
Tab. 3.16. Tabelul de adevăr al funcţiei SAU-
NU (NOR)

+VDD x3 x2 x1 y
TL 0 0 0 1
0 0 1 0
y = x1 + x 2 + x 3
0 1 0 0
0 1 1 0
x1 x2 x3 1 0 0 0
TD1 TD2 TD3 V0 1 0 1 0
VI1 VI2 VI3 1 1 0 0
1 1 1 0

Fig. 3.56. Poarta NOR NMOS statică Fig. 3.57. Simbolul porţii NOR
Funcţionare: Singura situaţie în care potenţialul masei nu se poate transfera la
ieşire este aceea în care toate tranzistoarele TDi sunt blocate, deci atunci când VIi=0
sau, echivalent, x1=x2=x3=0 logic (v. tab. 3.16). Evident, potenţialul +VDD se va
transfera la ieşire prin rezistenţa activă pe care o constituie TL, deci y=1 logic. În rest,
cel puţin unul din tranzistoarele TDi va conduce (cel puţin una din intrările VIi=+VDD
sau, echivalent, un xi=1 logic şi potenţialul masei se va transfera la ieşire determinând
y=0 logic.Recunoaştem în tab. 3.16 tabelul de adevăr al funcţiei SAU-NU (NOR).

2.2.2.2. Poarta de transfer NMOS


Considerăm schema din fig. 3.58 în care este inclusă poarta de transfer NMOS
formată din tranzistorul TP, cu rol de întrerupător comandat de tactul Φ, şi capacitatea
parazită Cp.
+VDD
RD1 Φ RD2
Tp
A B
T1 T2
CP

Fig. 3.58. Poarta de transfer NMOS, inclusă într-un circuit mai complex

56
Aşa cum rezultă şi din fig. 3.59, când Φ=0 (intervalele τ1), TP este blocat şi
legătura dintre punctele A şi B ale circuitului este întreruptă. Capacitatea Cp
memorează valoarea VB=VA din ultimul moment al conducţiei lui TP, fig. 3.59 c, în
timp ce VA evoluează în continuare conform diagramei din fig. 3.59 b.
Φ

(a) τ1 τ2 τ1 τ2 τ1 τ2 τ1 τ2
t
VA

(b)

t
VB
(c)

Fig. 3.59. Explicativă pentru înţelegerea funcţionării porţii de transfer NMOS

În momentul tranziţiei de la 0 la 1 logic a impulsului de tact Φ, tranzistorul TP


începe să conducă, restabilindu-se brusc egalitatea VB=VA, după care, pe întreaga
durată a intervalului τ2, VB urmăreşte fidel evoluţiile lui VA, fig. 3.59 c.
Deosebit de importantă este menţinerea valorii tensiunii memorate de către
capacitatea Cp pe parcursul întregului interval de blocare a tranzistorului TP. Ţinând
seama de faptul că valoarea capacităţii parazite Cp este de câţiva pF, iar valoarea
rezistenţei de intrare a tranzistorului T2 este de 1012÷1018Ω, rezultă o constantă de timp
şi un timp de descărcare a capacităţii Cp care impune o astfel de frecvenţă a
impulsurilor de tact Φ încât capacitatea Cp să-şi menţină nealterată tensiunea la borne
pe întreaga durată a intervalului τ1.

2.2.2.3. Familia logică NMOS dinamică


Familia logică NMOS dinamică este generată printr-o combinaţie a porţii de
transfer NMOS cu familia NMOS statică, cu observaţia că tranzistorul TL va fi de
această dată cu canal indus, fiind comandat de acelaşi impuls de tact Φ ca şi TP.
Ca urmare, consumul de energie din sursa de alimentare va fi limitat numai la
intervalele τ2 ale impulsului de tact Φ, singurele în care TL conduce şi constituie astfel
o rezistenţă de sarcină activă pentru tranzistorul driver TD.

2.2.2.3.1. Inversorul NMOS dinamic


Inversorul NMOS dinamic prezintă schema din fig. 3.60 şi se reprezintă
simbolic ca în fig. 3.61.

57
Funcţionare: Pentru x=1 logic şi Φ=0, tranzistorul TD este practic nepolarizat în
circuitul de ieşire întrucât TL (ca şi TP) este blocat. Pentru Φ=1, tranzistoarele TP şi TL
vor conduce, circuitul de drenă al tranzistorului TD se va închide prin rezistenţa activă
oferită de TL şi, întrucât x=1 (VI=+VDD), TD va conduce şi va permite transferul
potenţialului masei, prin TP, la ieşire. Capacitatea Cp se va descărca pe R TD şi V0=0V,
deci y=0.
+VDD
TL
Φ Φ
Tp Tp
y=x x y=x
x CP
TD CP V0
VI

Fig. 3.60. Inversorul NMOS dinamic Fig. 3.61. Simbolizarea inversorului NMOS dinamic

Pentru x=0 logic, deci VI=0V, tranzistorul TD se va bloca şi, dacă Φ=1,
potenţialul +VDD se va transfera la ieşire prin TL şi TP, încărcând capacitatea Cp şi
generând la ieşire y=1 logic.

Întrucât o modificare a valorii logice a intrării circuitului în intervalul de timp


τ1, în care Φ=0, face ca starea ieşirii să nu mai respecte expresia y = x (deoarece TL şi
TP sunt blocate şi legătura intrare-ieşire este întreruptă), “citirea” informaţiei de la
ieşirea porţii trebuie să aibă loc numai în intervalele τ2, în care Φ=1.

2.2.2.3.2. NAND-ul NMOS dinamic


NAND-ul NMOS dinamic prezintă schema din fig. 3.62 şi se reprezintă
simbolic ca în fig. 3.63.
+VDD
TL
Φ
Tp Φ
y = x1 ⋅ x 2 ⋅ x3
Tp
x1 y = x1 ⋅ x 2 ⋅ x 3
x1 TD1 CP x2
x3 CP
x2 TD2

x3 TD3

Fig. 3.63. Simbolizarea NAND-ului


Fig. 3.62. NAND-ul NMOS dinamic NMOS dinamic

Funcţionarea sa respectă tabelul 3.15, dar numai în intervalele de timp în care Φ=1.

58
2.2.2.3.3. NOR-ul NMOS dinamic
NOR-ul NMOS dinamic prezintă schema din fig. 3.64 şi se simbolizează de
maniera din fig. 3.65.

TL
+VDD Φ
Φ
Tp Tp y = x1 + x 2 + x3
y = x1 + x2 + x3 x1
x3 x2
x1 x2 x3 CP
TD1 TD2 TD3 CP

Fig. 3.65. Simbolizarea NOR-ului


Fig. 3.64. NOR-ul NMOS dinamic NMOS dinamic

Circuitul funcţionează conform tabelului 3.16, dar numai pentru Φ=1.

2.2.2.4. Familia logică CMOS


O familie logică ideală, ar trebui să prezinte un consum zero în regim static, un
tpd=0, fronturi controlabile la trecerea dintr-o stare logică în alta, imunitate la zgomot
de 50% din diferenţa corespunzătoare nivelurilor logice, etc.
Familia logică CMOS se apropie cel mai mult de o familie ideală, prin
excelentele valori ale parametrilor săi:
- putere disipată foarte mică în regim static (Pds=10nW, din cauza curenţilor
reziduali) şi ceva mai mare în regim dinamic (Pdd=10mW, la o frecvenţă de comutaţie
de 1MHz şi o capacitate parazită Cp=50pF);
- timpul de întârziere la propagare mic (tpd=25÷50ns) şi dependent de valoarea
tensiunii de alimentare şi sarcină;
- o margine de zgomot de c.a. reprezentând 45% din diferenţa de tensiune
corespunzătoare nivelurilor logice;
- o margine de zgomot de c.c. de 1V pentru orice valoare admisă a tensiunii de
alimentare VDD, pentru orice temperatură şi pentru orice combinaţie logică aplicată la
intrare.
Ca şi în cazul celorlalte familii de circuite logice studiate până în prezent,
creşterea puterii disipate Pd (în cazul de faţă, prin creşterea tensiunii de alimentare)
conduce la o scădere a tpd şi, implicit, la o creştere a vitezei de lucru a circuitului.

2.2.2.4.1. Inversorul CMOS


Inversorul CMOS este prezentat în fig. 3.66 şi se compune din două
tranzistoare MOS complementare, unul cu canal indus de tip n, Tn, şi altul cu canal
indus de tip p, Tp.

59
+VDD

VGSp Tp
x y=x

VI= VGSn Tn V0

(-VSS)

Fig. 3.66. Inversorul CMOS

Pe ochiurile de circuit de la intrarea schemei din fig. 3.66, putem scrie


următoarele relaţii:
VGSn=VI, (3.86)
VGSp=VI-VDD, (3.87)
care ne vor permite o mai uşoară înţelegere a funcţionării inversorului.
În fig. 3.67 a, am suprapus cele două caracteristici de transfer ale tranzistoarelor
Tn şi Tp, păstrând (sub grafic) semiaxele iniţiale VGSn şi VGSp, iar în fig. 3.67 b, am
prezentat caracteristica de transfer a inversorului CMOS, dedusă din fig. 3.67 a şi
consideraţiile care urmează.

ID
ID (la altă
scară)
(a)
IDp IDn
V
V
VPn VDD GSn
VGSp
-VDD VPp
V0
+VDD
(b)
VPn VPp

VI
I III V
II IV

Fig. 3.67. Explicativă pentru funcţionarea inversorului CMOS:


a) caracteristicile de transfer ale celor două tranzistoare;
b) caracteristica de transfer a inversorului CMOS.

Stările celor două tranzistoare, corelate cu zonele I, II, …, V, fig. 3.67, sunt
prezentate în tab. 3.17.

60
Tab. 3.17. Centralizator al stărilor tranzistoarelor în timpul comutaţiei

Trz.\ Zona I II III IV V


Tn R. blocare R. sat. ID R. sat. ID R. liniară R. liniară
Tp R. liniară R. liniară R. sat. ID R. sat. ID R. blocare

Funcţionare: Explicarea funcţionării inversorului CMOS poate fi mai uşor


înţeleasă evaluând valorile rezistenţelor active RTn şi RTp ce apar între drena şi sursa
celor două tranzistoare complementare, în fiecare dintre zonele I, II, …, V.
Tensiunea de alimentare +VDD se va diviza pe rezistenţele active RTn şi RTp, v.
fig. 3.68, tensiunea de ieşire putând fi calculată cu expresia:
R Tn VDD
V0 = ⋅ VDD = . (3.88)
R Tn + R Tp R Tp
1+
R Tn
Presupunând, pentru început, că ne aflăm în zona (I) a caracteristicilor din fig. 3.67, cu
x=0 şi VI=VGSn=0<VPn, observăm că IDn=0, fig. 3.67 a, deci Tn este blocat şi R Tn → ∞ .
În acelaşi timp, din relaţia 3.87 rezultă că VGSp=-VDD, deci IDp are valoarea maximă şi
tranzistorul Tp se află în regiunea ohmică (liniară), v. fig. 2.16, conducând puternic şi
constituind o rezistenţă activă RTp de valoare redusă.
Considerând R Tn → ∞ în relaţia 3.88, se obţine V0=+VDD, deci putem spune că
potenţialul +VDD se transferă la ieşire prin rezistenţa activă RTp, generând y=1 logic.
+VDD

RTp

RTn V0

Fig. 3.68. Explicativă pentru calculul lui V0

Similar, în zona V vom avea VI=VGSn=+VDD, fig. 3.67 a, Tn se deschide


puternic (regiunea liniară) constituind o rezistenţă activă RTn de valoare redusă, în timp
ce, aşa cum rezultă din relaţia 3.87, VGSp= 0V şi Tp este blocat, oferind o rezistenţă
activă R Tp → ∞ . Din relaţia 3.88 rezultă V0=0V, deci potenţialul masei se transferă la
ieşire prin Tn şi y=0 logic.
Funcţia de inversor a circuitului a fost demonstrată, caracteristica de transfer
din fig. 3.67 b a fost parţial construită, iar tab. 3.17 – parţial completat.
În zonele II, III şi IV, fig. 3.67 b, are loc tranziţia dintre cele două stări logice,
astfel:

61
- în zona II, fig. 3.67 a, IDn începe să crească, punctul de funcţionare al
tranzistorului Tn intrând în regiunea de saturaţie a curentului de drenă, în timp ce Tp
lucrează încă în regiunea liniară. Deoarece Tn conduce mai slab decât Tp, RTn>RTp,
R Tp VDD
deci < 1 şi din relaţia 3.88 rezultă V0 > , fapt ilustrat în fig. 3.67 b. Curentul
R Tn 2
absorbit din sursa de alimentare este practic determinat de rezistenţa totală RTn+RTp şi
evoluţia sa poate fi urmărită, la o scară mult mărită, în fig. 3.67 a;
- în zona III, ambele tranzistoare se află în regiunea liniară, determinând o
rezistenţă totală RTn+RTp mai mică decât în zona II şi generând astfel un vârf al
curentului absorbit din sursa de alimentare, fig. 3.67 a; la jumătatea acestei zone, Tn şi
VDD
Tp conduc în egală măsură, RTn=RTp şi din relaţia 3.88 rezultă V0 = ;
2
- în zona IV situaţia se prezintă simetric faţă de zona II, rolul tranzistoarelor Tn
şi Tp inversându-se; Tn intră în regiunea liniară, în timp ce Tp rămâne în regiunea de
saturaţie a curentului de drenă IDp, dar la valori mai mici ale acestuia. Vom avea
R Tp VDD
RTn<RTp, deci > 1 şi din relaţia 3.88 rezultă V0 < .
R Tn 2

Din diagramele din fig. 3.67, observăm cu uşurinţă faptul că, în regim static (0 sau
1 logic), consumul de energie din sursa de alimentare este practic nul (zonele I şi V),
în timp ce la trecerea dintr-o stare logică în alta, consumul creşte, înregistrând un
maxim la mijlocul zonei III.

În fig. 3.69 am prezentat nivelurile logice ale familiei CMOS.

V0H= 4,99V 5 „1”


MH
VIH= 3,5V

VIL= 1,5V
ML „0”
V0L= 0,01V
0

V0 VI
1 2

Fig. 3.69. Nivelurile logice ale familiei CMOS

62
2.2.2.4.2. NAND-ul CMOS
NAND-ul CMOS prezintă schema din fig. 3.70 şi este format din două perechi
de tranzistoare complementare: două cu canal indus de tip n şi două cu canal indus de
tip p. Pentru a păstra acurateţea şi simetria schemei, nu au mai fost desenate legăturile
dintre perechile de borne de intrare x1, respectiv x2.
Funcţionare: Când cel puţin una dintre intrările circuitului este 0 logic, cel
puţin una dintre tensiunile de intrare VIi este 0V şi cel puţin unul dintre tranzistoarele
Tn1 şi Tn2 va fi blocat. În acelaşi timp, în conformitate cu relaţia 3.87, cel puţin unul
dintre tranzistoarele Tp1 şi Tp2 va conduce (VGSp=-VDD) şi potenţialul +VDD se va
transfera la ieşire, rezultând V0=+VDD şi y=1 logic (v. primele 3 linii ale tabelului
3.18).
Când x1=x2=1 logic, VI1=VI2=+VDD şi ambele tranzistoare Tn1 şi Tn2 conduc.
Relaţia 3.87 implică VGSp=0V şi tranzistoarele Tp1 şi Tp2 vor fi ambele blocate.
Potenţialul masei se transferă la ieşire prin Tn1 şi Tn2, deci V0=0V şi y=0 logic (v. tab.
3.18).
+VDD
Tp1 Tp2
x1 x2 Tab. 3.18. Tabelul de adevăr
al funcţiei NAND cu 2 intrări
y = x1 ⋅ x 2

Tn1 x2 x1 y
x1 0 0 1
0 1 1
Tn2 1 0 1
x2 1 1 0

Fig. 3.70. NAND-ul CMOS

Funcţionarea ca NAND a circuitului a fost demonstrată.

2.2.2.4.3. NOR-ul CMOS


NOR-ul CMOS prezintă schema din fig. 3.71 şi tabelul de adevăr – tab. 3.19.
Funcţionare: Pentru x1=x2=0 logic, VI1=VI2=VGSn1=VGSn2=0V şi tranzistoarele
Tn1 şi Tn2 vor fi blocate. Conform relaţiei 3.87, VGSp1=VGSp2=-VDD, iar tranzistoarele
Tp1 şi Tp2 vor conduce, transferând potenţialul +VDD la ieşire. Se obţine V0=+VDD, deci
y=1 logic.

63
Tab. 3.19. Tabelul de adevăr
Tp1 +VDD
al funcţiei NOR cu 2 intrări
x1
x2 x1 y
Tp2 0 0 1
0 1 0
x2
1 0 0
y = x1 + x 2
1 1 0
Tn1 Tn2
x1 x2

Fig. 3.71. NOR-ul CMOS

Este suficient ca una dintre intrări, sau ambele, să fie 1 logic, pentru ca unul
dintre tranzistoarele Tn1 şi Tn2, sau ambele, să conducă, respectiv unul dintre
tranzistoarele Tp1 şi Tp2, sau ambele, să fie blocate. Potenţialul masei se va transfera la
ieşire prin Tn1 şi Tn2, sau ambele, astfel încât V0=0V şi y=0 logic (v. ultimele 3 linii ale
tab. 3.19).
Funcţionarea ca NOR a circuitului din fig. 3.71 a fost demonstrată.

2.2.2.4.4. Poarta de transfer CMOS


Poarta de transfer CMOS, fig. 3.72, conţine o pereche de tranzistoare MOS
complementare cu canal indus, conectate în paralel.
Gp( A )
VDD
TP

VI V0
Tn
VSS
Gn(A)
Fig. 3.72. Poarta de transfer CMOS

Potenţialele grilelor celor două tranzistoare sunt întotdeauna complementare,


favorizând conducţia, respectiv blocarea simultană a tranzistoarelor şi, implicit, a
porţii.
Astfel, pentru VA=VDD şi VA = VSS , tranzistoarele Tn şi Tp conduc (v.
caracteristicile de transfer din fig. 3.67 a, deci poarta de transfer este deschisă.

64
Pentru VA=VSS şi VA = VDD , tranzistoarele Tn şi Tp vor fi blocate, iar poarta de
transfer CMOS se va bloca şi ea.
În cazul în care VDD=+10V şi VSS=-10V, poarta de transfer poate “comuta”
semnale analogice a căror evoluţie se încadrează în plaja ±10V.
Dacă poarta de transfer este alimentată cu tensiunile VDD=+20V şi VSS=0V,
semnalele care pot fi “comutate” vor trebui să fie pozitive şi să se încadreze în plaja
0÷20V.
Ţinând seama de structurile fizice ale celor două tranzistoare utilizate, fig. 3.73,
observăm că polarizările substraturilor de bază favorizează formarea canalului
Sn Gn Dn Sp Gp Dp

n ----------- n p +++++++ p

(a) “p” (b) “n”

SBn SBp
(VSS) (VDD)
Fig. 3.73. Structurile fizice ale tranzistoarelor porţii de transfer CMOS
de tip indus. Spre exemplu, o tensiune VSS≤0 aplicată substratului de bază SBn al
tranzistorului Tn, fig. 3.73 a, implică respingerea electronilor din zona inferioară a
substratului către regiunea canalului virtual, favorizând inducerea acestuia.
Se poate observa cu uşurinţă faptul că, în absenţa obişnuitei conectări a substraturilor
de bază SBn şi SBp la sursele Sn, respectiv Sp, ale celor două tranzistoare, structurile fizice din
fig. 3.73 devin simetrice, sursa şi drena devenind interschimbabile ca rol.
Simbolul porţii de transfer CMOS este prezentat în fig. 3.74.
A

VI Intr. Ieş. V0

Fig. 3.74. Simbolul porţii de transfer CMOS


Funcţionare: Presupunând o alimentare simetrică, VDD=VSS şi o tensiune de
intrare:
-VSS<VI<+VDD, (3.89)
distingem următoarele două cazuri:
Cazul 1: Grilele celor două tranzistoare care formează poarta de transfer, au
următoarele potenţiale:
VGn=VA = VDD>0, (3.90)
VGp= VA =-VSS<0. (3.91)
Tensiunile grilă-sursă ale celor două tranzistoare se calculează cu relaţiile:
VGSn=VGn-VSn=VDD-VI=VDD-(-VSS÷VDD)=(VDD+VSS) ÷0, (3.92)

65
VGSp=VGp-VSp=-VSS-VI=-VSS-(-VSS÷VDD)=0÷-(VSS+VDD). (3.93)
În fig. 3.75 a, am încercat o ilustrare a evoluţiilor potenţialelor VI, VGn, VGp,
VGSn şi VGSp, relaţiile 3.89 ÷ 3.93, iar în fig. 3.75 b am prezentat, în strictă
corespondenţă cu fig. 3.75 a, caracteristicile de transfer ale celor două tranzistoare care
compun poarta.
Observăm că tranzistorul Tn conduce în intervalul (-VSS÷VPn), iar Tp – în
intervalul (-VPp÷VDD), ceeace indică faptul că poarta de transfer este deschisă şi
prezintă o rezistenţă RON=f(VI), a cărei evoluţie este ilustrată în fig. 3.75 b.
Cazul 2: Potenţialele aplicate pe grilele celor două tranzistoare sunt:
VGn=VA = -VSS<0, (3.94)
VGp= VA = VDD>0, (3.95)
iar tensiunile grilă-sursă ale celor două tranzistoare se calculează astfel:
VGSn=VGn-VSn=-VSS-VI=-VSS-(-VSS÷VDD)=0÷-(VSS+VDD), (3.96)
VGSp=VGp-VSp=VDD-VI=VDD-(-VSS÷VDD)=(VDD+VSS) ÷0. (3.97)
Cele două tranzistoare sunt evident blocate, v. fig. 3.75, deci poarta de transfer
este şi ea blocată.
VGn=VA=+VDD VGSn=VGn-VI

+VD

VI
+VPn

t
0

-VPP VGSp=VGp-VI

-VDD

VGp=V A = -VSS
ID~GD
2000Ω
GON

1000Ω
R0N
[Ω]
0Ω VI
-VSS -VPp 0 +VPn VD
VGSn
0 VGSp
VDD+VS VPn
0 -VPp -(VDD+VSS)
Fig. 3.75. Explicativă pentru evoluţia potenţialelor porţii de transfer CMOS
66
Stările celor două tranzistoare care compun poarta de transfer sunt prezentate
centralizat în tab. 3.20.

Tab. 3.20. Centralizator al stărilor tranzistoarelor ce compun poarta de transfer CMOS

Trz.\VI -VSS -VPp 0 VPn VDD


Tn Conduce Blocat
Tp Blocat Conduce

În fig. 3.76 este prezentată o variantă practică de comandă a porţii de transfer


CMOS, desenată detaliat (a) şi simbolic (b). Se remarcă obţinerea dintr-o singură
tensiune de comandă, cu ajutorul unui inversor, a celor două semnale complementare
de polarizare a grilelor celor două tranzistoare.
Este vorba despre un circuit inversor cu 3 stări, obţinut dintr-un inversor CMOS
şi o poartă de transfer.

+VDD

Vcomandă Vcomandă

VI V0 VI V0

(a) (b)

Fig. 3.76. Comanda porţii de transfer CMOS:


a) schema detaliată; b) Schema simbolică

În fig. 3.77 este prezentată o aplicaţie interesantă a porţii de transfer, bazată pe


proprietatea acesteia de a oferi o impedanţă înaltă la ieşire în starea de blocare.

+VDD

VI V0’ V0

(-VSS) CE

Fig. 3.77. Inversor cu 3 stări realizat în tehnică CMOS

67
Funcţionare: Pentru CE=1 (CE = Chip Enable = autorizare funcţionare “chip”),
poarta este deschisă şi informaţia V0' de la ieşirea inversorului CMOS are acces la
ieşirea V0 a porţii de transfer.
Pentru CE=0, poarta de transfer este blocată şi circuitul prezintă o stare de
înaltă impedanţă (HZ) la ieşire.

68
CAPITOLUL 3

Circuite logice combinaţionale

Circuitele logice combinaţionale (c.l.c.) sunt circuite fără memorie


(independente de propriile stări anterioare), caracterizate prin faptul că semnalele de
ieşire sunt combinaţii logice ale semnalelor de intrare, existând numai atâta timp cât
acestea din urmă există.
Schema bloc a unui circuit logic combinaţional este dată în fig. 4.1, iar funcţiile
de ieşire ale acestuia pot fi scrise sub forma:
yk = yk (x1, x2, ... , xn),
(4.1)
cu k = 1, 2, ... , m.
x1 y1
x2 C. L. C. y2
. . .
. . .
. . .

xn ym

Fig. 4.1. Schema bloc a unui c.l.c.

Independenţa faţă de timp a relaţiilor 4.1 ar putea fi interpretată ca un răspuns


instantaneu şi simultan al ieşirilor circuitului logic combinaţional la o modificare
simultană a intrărilor acestuia.
În realitate, situaţia este puţin mai complicată.

Ţinând seama de faptul că un c.l.c. reprezintă un ansamblu de porţi logice


elementare interconectate între ele în diverse moduri, astfel încât informaţiile
prezente la intrări parcurg, de regulă, în drumul lor către ieşiri, un număr variabil de
porţi logice elementare, rezultă că efectul modificării valorilor logice ale intrărilor
c.l.c. se propagă către ieşiri în intervale de timp diferite, întotdeauna multipli de tpd.
Presupunând că cea mai scurtă cale intrare-ieşire parcurge a porţi, iar cea mai
lungă – b porţi, înseamnă că vectorul ieşirilor va începe să varieze la un interval de
timp a·tpd după modificarea vectorului de intrare şi se va stabiliza abia după un
interval de timp b·tpd de la momentul respectiv.
Prin urmare, în intervalul (b-a)·tpd, vectorul de ieşire înregistrează variaţii
neconforme cu relaţia 4.1, cunoscute sub denumirea de hazard combinaţional sau
hazard logic.
Eliminarea inconvenientelor pe care le implică hazardul logic poate fi realizată
numai printr-o proiectare riguroasă care constă fie în asigurarea unor întârzieri egale
pe toate căile intrare-ieşire, fie prin citirea informaţiilor de la ieşirea circuitului
numai după terminarea intervalului (b-a)·tpd, corespunzător procesului tranzitoriu.

69
3.1. Analiza şi sinteza circuitelor logice combinaţionale
În legătură cu circuitele logice combinaţionale, se pun de regulă două probleme
importante şi anume: analiza şi sinteza c.l.c.

3.1.1. Analiza circuitelor logice combinaţionale


Analiza c.l.c. porneşte de la schema logică cunoscută a circuitului şi
urmăreşte stabilirea modului de funcţionare a acestuia, fie prin construirea tabelului de
funcţionare, fie prin scrierea formei analitice a funcţiei de ieşire.
Spre exemplu, pornind de la schema logică a unui c.l.c. simplu, fig. 4.2,
deducem din aproape în aproape, urmărind transformările semnalelor de intrare,
expresia analitică a funcţiei de ieşire:
Y = AB + AB (4.2)
A
AB

A Y = AB + AB
B
B
AB

Fig. 4.2. Schema logică a unui XOR

Construirea tabelului de funcţionare este acum extrem de simplă şi urmează


paşii prezentaţi în coloanele tabelului 4.1.

Tab. 4.1. Tabelul de funcţionare al c.l.c. din fig. 4.2

B A B A AB AB Y = A B + AB
0 0 1 1 0 0 0
0 1 1 0 0 1 1
1 0 0 1 1 0 1
1 1 0 0 0 0 0

Recunoaştem funcţia de ieşire şi tabelul de funcţionare al circuitului SAU-


EXCLUSIV (XOR).

3.1.2. Sinteza circuitelor logice combinaţionale


Sinteza c.l.c. porneşte de la funcţia pe care trebuie să o îndeplinească
circuitul şi îşi propune obţinerea unei variante (minimale) a structurii acestuia.
70
Etapele sintezei sunt: definirea funcţiei (funcţiilor) de ieşire, minimizarea şi, în
final, desenarea schemei circuitului.
După modul în care este scrisă funcţia, implementarea se poate face în diverse
variante dintre care menţionăm:
a) cu orice combinaţie de circuite logice elementare;
b) numai cu circuite NAND;
c) numai cu circuite NOR.
Spre exemplu, considerând funcţia:

Y = A⊕B (4.3)
şi tabelul ei de funcţionare, tab. 4.2, ne propunem să realizăm sinteza circuitului
corespunzător în mai multe variante.

Tab. 4.2. Tabelul de adevăr al funcţiei XOR

B A Y
0 0 0
0 1 1
1 0 1
1 1 0

a) Sinteza utilizând mai multe tipuri de circuite logice elementare


Pornind de la tab. 4.2, observăm că forma canonică disjunctivă (FCD) a
funcţiei este cea exprimată de relaţia 4.2. Fiind o formă deja minimală, implementarea
ei conduce la circuitul din fig. 4.2.
Procedând similar, dar utilizând forma canonică conjunctivă (FCC), obţinem:
Y = (A + B) ⋅ (A + B ) , (4.4)
care în urma implementării conduce la circuitul din fig. 4.3.
A+B
A (
Y = (A + B) ⋅ A + B )
A
B

A+B
B
Fig. 4.3. O altă variantă de implementare a XOR-ului

b) Sinteza numai cu porţi NAND


Aplicând De Morgan asupra FCD, rel. 4.2, obţinem:
Y = AB + AB = AB ⋅ AB , ( )( ) (4.5)
a cărei implementare poate fi realizată numai cu NAND-uri şi conduce la circuitul
din fig. 4.4.

71
+Vcc

Fig. 4.4. Implementarea XOR-ului numai cu NAND-uri

c) Sinteza numai cu porţi NOR


Aplicând De Morgan asupra FCC, rel. 4.4, obţinem:

( ) (
Y = (A + B ) ⋅ (A + B ) = A + B + A + B ) , (4.6)
a cărei implementare poate fi făcută numai cu NOR-uri şi conduce la circuitul din
fig. 4.5.

Fig. 4.5. Implementarea XOR-ului numai cu NOR-uri

În cele ce urmează, ne propunem prezentarea sintezei celor mai importante


circuite logice combinaţionale utilizate în electronica digitală.

3.2. Detectorul de paritate


Detectorul de paritate este un circuit logic combinaţional care are rolul de a
determina paritatea sau imparitatea numărului de variabile de intrare egale cu 1 logic.
El are la bază unele proprietăţi ale funcţiei SAU-EXCLUSIV (XOR).

72
Din motive legate de simplitatea expunerii, vom considera pentru început
poarta XOR cu două intrări, fig. 4.6.

A
B Y = A ⊕ B = AB + AB

Fig. 4.6. Poarta logică XOR

După cum se poate observa din tabelul de adevăr al funcţiei XOR de 2


variabile, tab. 4.2, la ieşirea circuitului din fig. 4.6 se obţine 1 logic când intrările sunt
diferite (01 sau 10, deci un număr impar de intrări este 1 logic) şi 0 logic - când
intrările coincid (00 sau 11, deci un număr par de intrări este1 logic).
Spunem că circuitul XOR cu două intrări este un detector de paritate impară,
sau, mai simplu, un detector de imparitate.
Prezentăm în continuare câteva proprietăţi ale funcţiei logice XOR, care urmează a
fi folosite la sinteza detectorului de imparitate cu mai multe intrări.
Proprietatea nr. 1 (asociativitatea funcţiei XOR):
Y = (A ⊕ B) ⊕ C = A ⊕ (B ⊕ C).
(4.7)
Demonstraţie:
Y = (A ⊕ B) ⊕ C = (AB + AB) ⊕ C = (AB + AB ) ⋅C + (AB + AB ) ⋅ C = ... =
= ABC + AB C + ABC + ABC = A ⋅ (BC + B C) + A ⋅ (BC + BC) =
A ⋅ (B ⊕ C) + A ⋅ (B ⊕ C) = A ⊕ (B ⊕ C) .

Proprietatea nr. 2 (oricare ar fi numărul de intrări al unei porţi XOR, ieşirea Y=1/0
dacă un număr impar/par de variabile de intrare este egal cu 1):
⊕42
11 1 ⊕ ...
4 43 ⊕ 1 ⊕ 01⊕44
4 ⊕ ...
02 4⊕ 30 = 0
4 ; (4.8)
nr. par de "1" nr. oarecare de "0"

11⊕4
41⊕
2 ...
44 ⊕31 ⊕ 01⊕44
02⊕ 4
... ⊕
430 =. 1 (4.9)
nr. impar de "1" nr. oarecare de "0"

Demonstraţia se bazează pe tabelul de adevăr al funcţiei XOR, tab. 4.2.


Pentru o mai bună edificare asupra acestei proprietăţi, pot fi construite tabeluri de
adevăr ale funcţiei XOR cu 3 şi 4 variabile (v. tab. 4.3).
Proprietatea nr. 3 (utilizarea XOR-ului ca circuit inversor/neinversor comandat):
A ⊕ 1 = A ⋅1 + A ⋅1 = A ; (4.10)
A ⊕ 0 = A ⋅0 + A ⋅0 = A . (4.11)
Ilustrarea relaţiilor 4.10 şi 4.11 este prezentată în fig. 4.7 a şi b, care cumulate,
conduc la schema circuitului inversor / neinversor comandat din fig. 4.7 c.

73
A KC (la A
1
Y=A
masă) 0
(a) Circuitul inversor (b) Circuitul neinversor

A A
Y=
1 A
P=
0
(c) Circuitul inversor / neinversor comandat

Fig. 4.7. Ilustrativă pentru proprietăţile funcţiei XOR

3.2.1. Detectorul de paritate impară cu 4 variabile de intrare


Pornind de la tabelul de adevăr, tab. 4.3, în care valorile logice din coloanele
Y au fost obţinute ţinând seama de proprietăţile (1) şi (2) ale XOR-ului, rezultă pentru
circuit două variante de implementare.
Varianta prezentată în fig. 4.9 prezintă avantajul unor întârzieri egale cu 2·tpd
pe toate căile intrare-ieşire, fapt care face să dispară pericolul hazardului logic.

Tab. 4.3. Tabelul de adevăr al detectorului de imparitate

Var. intrare Y=[(A ⊕ B) ⊕ C] ⊕D Y=(A ⊕ B) ⊕ (C ⊕ D)


YAB= YABC= Y= YAB= YCD= Y=
D C B A
A ⊕B YAB ⊕ C YABC ⊕ D A ⊕B C ⊕D YAB ⊕ YCD
0 0 0 0 0 0 0 0 0 0
0 0 0 1 1 1 1 1 0 1
0 0 1 0 1 1 1 1 0 1
0 0 1 1 0 0 0 0 0 0
0 1 0 0 0 1 1 0 1 1
0 1 0 1 1 0 0 1 1 0
0 1 1 0 1 0 0 1 1 0
0 1 1 1 0 1 1 0 1 1
1 0 0 0 0 0 1 0 1 1
1 0 0 1 1 1 0 1 1 0
1 0 1 0 1 1 0 1 1 0
1 0 1 1 0 0 1 0 1 1
1 1 0 0 0 1 0 0 0 0
1 1 0 1 1 0 1 1 0 1
1 1 1 0 1 0 1 1 0 1
1 1 1 1 0 1 0 0 0 0
74
+Vcc +Vcc

A YAB A YAB
B B Y
YABC
C Y C
D D YCD

Fig. 4.8. Schema detectorului de Fig. 4.9. Schema detectorului de


paritate impară - varianta 1 paritate impară - varianta 2

3.2.2. Detectorul de paritate comandat


În sinteza detectorului este necesar să se ţină seama de următoarele condiţii:
1) Transformarea detectorului de paritate impară, fig. 4.9, în detector de
paritate pară, trebuie realizată prin schimbarea valorii logice a unei singure "bare" de
comandă, în maniera prezentată în fig. 4.7.
2) Indiferent de regimul de "imparitate" sau "paritate" în care lucrează
detectorul, ieşirea acestuia trebuie să fie "1" logic în momentul detecţiei. Rezultă
pentru regimul de "imparitate", Y′ = Y , iar pentru regimul de "paritate", Y' = Y (v. tab.
4.4). Este deci necesară utilizarea proprietăţii (3) de maniera din fig. 4.10.
+Vcc

A YAB
B Y
Y'
C
D YCD

P
Fig. 4.10. Schema detectorului de paritate comandat

Într-adevăr,
Y, pentru P = 0 (detector de imparitate);
Y′ = Y ⊕ P =  (4.12)
 Y, pentru P = 1 (detector de paritate).
Pentru confirmarea acestor rezultate, prezentăm tabelul de adevăr 4.4 al
detectorului de paritate comandat. Acest tabel reia practic de două ori primele 4
coloane şi ultima din tab. 4.3: o dată pentru P=0 şi a doua oară pentru P=1. În final,
este adăugată coloana Y’, obţinută prin aplicarea relaţiei 4.12.
Tab. 4.4. Tabelul de adevăr al detectorului de paritate comandat

75
D C B A Y P Y'
0 0 0 0 0 0 0
0 0 0 1 1 0 1
0 0 1 0 1 0 1
0 0 1 1 0 0 0
0 1 0 0 1 0 1
0 1 0 1 0 0 0
0 1 1 0 0 0 0
0 1 1 1 1 0 1
1 0 0 0 1 0 1
1 0 0 1 0 0 0
1 0 1 0 0 0 0
1 0 1 1 1 0 1
1 1 0 0 0 0 0
1 1 0 1 1 0 1
1 1 1 0 1 0 1
1 1 1 1 0 0 0
0 0 0 0 0 1 1
0 0 0 1 1 1 0
0 0 1 0 1 1 0
0 0 1 1 0 1 1
0 1 0 0 1 1 0
0 1 0 1 0 1 1
0 1 1 0 0 1 1
0 1 1 1 1 1 0
1 0 0 0 1 1 0
1 0 0 1 0 1 1
1 0 1 0 0 1 1
1 0 1 1 1 1 0
1 1 0 0 0 1 1
1 1 0 1 1 1 0
1 1 1 0 1 1 0
1 1 1 1 0 1 1

O aplicaţie importantă a detectorului de paritate o constituie controlul de


paritate al transmisiunilor de date, capabil să detecteze erorile de transmisie şi să
declanşeze o procedură de corecţie a acestora.
Astfel, considerând că informaţia care se transmite prin magistrala de date se
compune din cuvinte a câte 4 biţi, fig. 4.10, fiecărui cuvânt i se adaugă la emisie (E)
un al 5-lea bit de control la paritate furnizat de către un detector de paritate cu 4 intrări,
DP-I. În acest mod, pe cele 4+1 linii de transmitere a informaţiei vom avea în fiecare

76
moment câte un cuvânt de cod format din 5 biţi, în componenţa cuvântului respectiv
existând întotdeauna un număr par de biţi egali cu 1 logic.
MAGISTRALĂ

E R

Mesaj Mesaj
A A
B B
C Ya C Yb Decizie
D D

Pa Pb
DP-I DP-II

Fig. 4.10. Detectarea erorilor de transmisie a informaţiilor binare

La receptorul R există un alt detector de paritate cu 5 intrări, DP-II, la ieşirea


căruia se va obţine 1 logic în cazul în care transmisia de date a fost corectă (număr par
de 1 logic pe cele 5 linii) şi 0 logic dacă aceasta a fost perturbată. Evident, în acest din
urmă caz, se ia decizia blocării execuţiei şi a corecţiei erorii apărute prin metode
specifice, cum ar fi transmiterea repetată a informaţiei.
3.3. Multiplexoare
Multiplexoarele (MUX-urile) sunt circuite logice combinaţionale care permit
trecerea datelor de la una din cele n intrări spre ieşirea unică, fig. 4.11.
A0 A1 Ap-1

. . .

I0
I1 MUX
. .
Y
. .
. .

In-1

Fig. 4.11. Schema bloc generală a unui multiplexor

Selecţia intrării care urmează a avea acces la ieşire se face printr-un cuvânt de
cod (adresă) având p biţi.
Se observă că n=2p, adică numărul de intrări este egal cu numărul
combinaţiilor logice de adresă a căror apariţie urmează să autorizeze accesul succesiv
al intrărilor către ieşire.

77
3.3.1. Circuitul de multiplexare cu 4 intrări
În cazul MUX-ului cu n=4 intrări (I0, I1, I2, I3), numărul barelor de adresă este
p=2 (A0, A1).
Pornind de la definiţia multiplexorului, construim tabelul de funcţionare al unui
MUX cu 4 intrări, tab. 4.5, scriem forma canonică disjunctivă, rel. 4.13, şi o
implementăm în fig. 4.12.

Tab. 4.5. Tabelul de funcţionare al unui MUX cu 4 intrări

E A1 A0 I0 I1 I2 I3 Y
1 x x x x x x 0
0 0 0 I0 x x x I0
0 0 1 x I1 x x I1
0 1 0 x x I2 x I2
0 1 1 x x x I3 I3

A0 A1 E +Vc
c
A0 A1

I0

I1
Y

I2

I3

Fig. 4.12. MUX-ul cu 4 intrări

Y = E ( A1 A0 I 0 + A1 A0 I1 + A1 A0 I 2 + A1 A0 I 3 ). (4.13)
{ { { {
P0 P1 P2 P3

Observăm că schema este prevăzută şi cu o intrare de autorizare E ENABLE , ( )


activă în starea "L". Pentru E = 1 , indiferent de stările logice ale intrărilor şi barelor de
adresă, ieşirea se fixează în 0 logic şi MUX-ul este inactivat.

78
3.4. Demultiplexoare
Circuitele de demultiplexare (DMUX-urile) sunt c.l.c. care permit transmiterea
datelor de la o intrare unică, la una din cele m ieşiri selectate printr-un cuvânt de cod
(adresă).
Schema bloc a unui DMUX cu m ieşiri şi p bare de adresă (m=2p) este
prezentată în fig. 4.13.
A0 A1 . . . Ap-1

. . .

Y0
DMUX Y1
I . .
. .
. .
Ym-1

Fig. 4.13. Schema bloc generală a unui DMUX

3.4.1. Circuitul de demultiplexare cu 4 ieşiri


Circuitul de demultiplexare cu m=4 ieşiri (Y0,Y1, Y2, Y3), are p=2 bare de
adresă (A0,A1).

Tab. 4.6. Tabelul de funcţionare al unui DMUX cu 4 ieşiri


A1 A0 I Y0 Y1 Y2 Y3
0 0 I I 0 0 0
0 1 I 0 I 0 0
1 0 I 0 0 I 0
1 1 I 0 0 0 I

Pornind de la tabelul de funcţionare al unui astfel de circuit, tab. 4.6, se scriu


funcţiile de ieşire:
Y0 = I ⋅ A1 A 0 , Y1 = I ⋅ A1A 0 , Y2 = I ⋅ A1 A 0 , Y3 = I ⋅ A1 A 0 , (4.14)
şi se obţine varianta de implementare din fig. 4.14.

79
A1 A0 +Vcc

Y0

Y1

Y2

Y3

Fig. 4.14. DMUX-ul cu 4 ieşiri

3.5. Comparatoare numerice


Comparatoarele numerice sunt c.l.c. care permit determinarea valorii relative
a două numere exprimate în cod binar.
Schema bloc a unui comparator de n biţi este prezentată în fig. 4.15.
A0
A1 . .
.
.
.
.
A<B
An-1
COMPARATOR A=B
B0
B1 .
.
.
.
.
.
A>B
Bn-1

Fig. 4.15. Schema bloc a unui comparator de n biţi

3.5.1. Comparatorul numeric de un bit


Comparatorul numeric de un bit prezintă schema bloc din fig. 4.16.
Ak < Bk
fik (Ak inferior lui Bk)
Ak Ak = Bk
COMPARATOR fek (Ak egal cu Bk)
Bk Ak > Bk
fsk (Ak superior lui Bk)

Fig. 4.16. Schema bloc a comparatorului de 1 bit

80
Compararea celor două numere de câte un bit fiecare, permite definirea
următoarelor funcţii, v. tab. 4.7:
- funcţia de inferioritate, f i k = A k B k , care ia valoarea logică 1 numai când
Ak<Bk, adică atunci când Ak=0 şi Bk=1;
- funcţia de egalitate, f e k = A k ⊕ B k , care ia valoarea logică 1 numai când
Ak=Bk, adică fie Ak=Bk=0, fie Ak=Bk=1 logic;
- funcţia de superioritate, f s k = A k B k , care ia valoarea logică 1 numai când
Ak>Bk.
 A k B k = 1 pentru A k < B k ;

Sintetic, putem scrie: A k ⊕ B k = 1 pentru A k = B k ; (4.15)
 A B = 1 pentru A > B ,
 k k k k

relaţii care ne ajută să construim tabelul de funcţionare al comparatorului de 1 bit, tab.


4.7.

Tab. 4.7. Tabelul de funcţionare al comparatorului de 1 bit

fik fek fsk


Ak Bk Ak Bk Ak ⊕ B k Ak B k
0 0 0 1 0
0 1 1 0 0
1 0 0 0 1
1 1 0 1 0
Ak<Bk Ak=Bk Ak>Bk

Pornind de la tabelul de funcţionare, tab. 4.7, în care coloanele 3, 4 şi 5


reprezintă ieşirile comparatorului de 1 bit pentru cele 3 situaţii posibile rezultate în
urma comparării, se obţine varianta de implementare din fig. 4.17.

+Vcc

fik

Ak
fek
Bk

fsk

Fig. 4.17. Schema logică a comparatorului de 1 bit

81
3.5.2. Comparatorul numeric de 4 biţi
Se poate obţine prin interconectarea a patru comparatoare de un bit.
Cele două numere de câte 4 biţi fiecare se pot scrie astfel:
A = 23A3+22A2+21A1+20A0 ;
B = 23B3+22B2+21B1+20B0.
Procesul comparării începe cu biţii cei mai semnificativi. Astfel, pentru a avea
A<B este necesar ca:
sau A3 < B3,
sau A3 = B3 şi A2 < B2,
sau A3 = B3 şi A2 = B2 şi A1 < B1,
sau A3 = B3 şi A2 = B2 şi A1 = B1 şi A0 < B0.
Rezultă funcţia:
Fi = fi3 +fe3fi2+fe3fe2fi1+fe3fe2fe1fi0. (4.16)
Pentru A = B ete necesar ca:
A3 = B3 şi A2 = B2 şi A1 = B1 şi A0 = B0.
Rezultă funcţia:
Fe = fe3fe2fe1fe0. (4.17)
Pentru A > B este necesar ca:
sau A3 > B3,
sau A3 = B3 şi A2 > B2,
sau A3 = B3 şi A2 = B2 şi A1 > B1,
sau A3 = B3 şi A2 = B2 şi A1 = B1 şi A0 > B0.
Rezultă funcţia:
Fs = fs3+fe3fs2+fe3fe2fs1+fe3fe2fe1fs0. (4.18)
Întrucât relaţiile 4.16, 4.17 şi 4.18 nu pot fi adevărate simultan, se poate scrie
că oricare din cele 3 relaţii este adevărată dacă celelalte două sunt false:
Fi = Fe ⋅ Fs; (4.19)
Fe = Fi ⋅ Fs; (4.20)
Fs = F i ⋅ F e . (4.21)
Prin urmare, teoretic este suficientă obţinerea a două din relaţiile 4.16, 4.17 şi
4.18, a treia rezultând (cu numai două invesoare şi o poartă ŞI) dintr-una din relaţiile
4.19, 4.20 sau 4.21. Practic, se implementează toate relaţiile 4.16, 4.17 şi 4.18, pentru
a nu apărea diferenţe de timpi de propagare.

82
fi3

fe3 fe3
fe2 Fe
fi2 fe1
fi0 A=B
fe3 Fi Fe'
fe2 A<B b)b
fi1 b)
fe3 Fi
fe2
fe1
fi0 Fe Fs
fe3 A>B
fe2 Fi'
fe1
fi0 Fs''
Fi'
a) c)

Fig. 4.18. Schemele logice simplificate ale funcţiilor


de ieşire ale comparatorului de 4 biţi

În fig. 4.18 este prezentată implementarea funcţiilor Fi, fig. 4.18 a, şi Fe, fig. 4.18 b, cu
observaţia că circuitul corespunzător lui Fs poate fi realizat de maniera din fig. 4.18a (evident cu
alte mărimi de intrare) sau de maniera din fig. 4.18 c (v. relaţia 4.21).
Fi', Fe' şi Fs' sunt intrări de extensie la care se conectează ieşirile
comparatorului de 4 biţi de rang inferior.
Varianta integrată a comparatorului numeric de 4 biţi este circuitul integrat
SN 7485, fig. 4.19.

A0 A1 A2 A3 B0 B1 B2 B3
+Vcc 10 12 13 15 9 11 14 1
16 6 Fe1
3 I A=B
2
A=B 7 Fi1
IA<B SN 7485 A<B
IA>B 5 Fs1
8 A>B
GND

Fig. 4.19. Schema comparatorului integrat de 4 biţi

3.5.3. Comparatorul numeric de 8 biţi


Conectând în cascadă două comparatoare SN 7485, obţinem un comparator
numeric de 8 biţi, fig. 4.20.

83
A0 A1 A2 A3 B0 B1 B2 B3 A4 A5 A6 A7 B4 B5 B6 B7
+Vcc 10 12 13 15 9 11 14 1 +Vcc 10 12 13 15 9 11 14 1
16 16 6 Fe2
3 6 Fe1 Fe'1 3 A=B
I A=B IA=B 7 Fi2
2 A=B COMP. 1 7 Fi1 Fi'1 2 COMP. 2 A<B
I A<B IA<B
4 A<B SN 7485 5 Fs1 Fs'1 4 SN 7485 5 Fs2
I A>B IA>B
8 A>B 8 A>B
GND GND

Fig. 4.20. Schema unui comparator de 8 biţi sintetizat cu 2 x SN 7485

În fig. 4.19 şi 4.20 putem observa modul în care sunt conectate intrările care
provin de la rangul inferior al comparatorului numeric integrat SN 7485.
Astfel, intrarea corespunzătoare funcţiei de egalitate, A=B, se conectează la
+VCC (1 logic), simulându-se astfel egalitatea biţilor de rang inferior care de fapt nu
există (v. tab. 4.6).
Similar, intrările corespunzătoare funcţiilor de inferioritate (A<B) şi
superioritate (A>B) sunt conectate la masă, simulând absenţa oricărei inegalităţi
provenite de la rangul inferior.

3.6. Sumatoare
Sumatoarele sunt subsisteme logice combinaţionale care asigură - direct sau
indirect - efectuarea tuturor operaţiilor aritmetice dintr-un sistem de calcul.

A0
S0
A1
.
.
.
. S1
. .

. .
An-1 . .

SUMATOR . .

B0
B1 Sn-1
. .
. .
. .
Cn-1
Bn-1

Fig. 4.21. Schema bloc generală a unui sumator


Schema bloc a unui sumator de 2 numere binare a câte n biţi este prezentată în
fig. 4.21, unde s-au notat cu Si , i=0,1, ..., n-1, biţii corespunzători sumei, iar cu Ci
transportul către rangul următor.

3.6.1. Semisumatorul
Semisumatorul realizează suma a două numere binare de câte 1 bit, fără a ţine
seama de transportul de la bitul imediat inferior ca semnificaţie.
84
Pornind de la tabelul de adevăr al unui semisumator de 1 bit, tab. 4.8, se obţin
relaţiile de calcul 4.22 şi 4.23 a căror implementare conduce la schema din fig. 4.22 a,
sau, la nivel de schemă bloc, fig. 4.22 b.

Tab. 4.8. Tabelul de adevăr al semisumatorului de 1 bit

Ai Bi Rezultatul Suma Transport


adunării (Si) (Ci)
0 0 00 0 0
0 1 01 1 0
1 0 01 1 0
1 1 10 0 1

 Si = A i ⊕ Bi ; (4.22)

 Ci = Ai ⋅ Bi . ( 4.23)

+Vc
Ai Bi
Ai Si
Bi
1/2 Σ
Ci

Ci S i

a) schema logică b) schema bloc

Fig. 4.22. Semisumatorul de 1 bit

3.6.2. Sumatorul complet de 1 bit


Spre deosebire de semisumator, sumatorul complet de 1 bit ia în consideraţie
şi transportul Ci-1 de la bitul imediat inferior, conform schemei bloc din fig. 4.23.
Ai Bi Ci-1

Fig. 4.23. Schema bloc


Ci aSisumatorului complet de 1 bit
Tabelul de funcţionare al sumatorului complet de 1 bit este tab. 4.9.

85
Tab. 4.9. Tabelul de funcţionare al sumatorului complet de 1 bit

Intrări Ieşiri
Suma
Ai Bi Ci-1 Si Ci
0 0 0 00 0 0
0 0 1 01 1 0
0 1 0 01 1 0
0 1 1 10 0 1
1 0 0 01 1 0
1 0 1 10 0 1
1 1 0 10 0 1
1 1 1 11 1 1

Ca şi în cazul semisumatorului, ieşirea Si este suma modulo 2 a celor 3 intrări:


S i = A i ⊕ B i ⊕ C i −1 = (4.24)
= A i B i C i −1 + A i B i Ci −1 + A i B i C i −1 + A i B i C i −1 ,
relaţie care se poate obţine şi direct din tab. 4.8, scriind SiFCD.
Din acelaşi tabel se poate deduce şi Ci:
C i = A i B i C i −1 + A i Bi C i −1 + A i B i C i −1 + A i B i C i −1 . (4.25)
Grupând succesiv fiecare din primii trei termeni ai relaţiei (4.25) cu ultimul,
se obţine:
Ci = BiCi-1 + AiCi-1 + AiBi, (4.26)
iar după negarea relaţiei 4.26 şi aplicarea lui De Morgan, vom avea:
Ci = A i B i + A i C i −1 + B i C i −1 . (4.27)
Notând primii trei termeni din Si cu Di:
D i = A i Bi C i −1 + A i B i C i −1 + A i Bi Ci −1 , (4.28)
observăm că aceştia se pot obţine din produsul logic al lui Ci cu (Ai + Bi + Ci-1):
Di = (Ai + Bi + Ci-1) Ci . (4.29)
Într-adevăr, introducând Ci din relaţia 4.27 în 4.29 şi efectuând operaţiile, se obţine
expresia 4.28.
Rezultă că Si se poate scrie:
S i = D i + A i B i C i −1 =
= A i C i + B i C i + C i −1 C i + A i B i C i −1 . (4.30)
Implementarea relaţiilor 4.26 şi 4.30 conduce la sinteza schemei sumatorului
complet de 1 bit, fig. 4.24.

86
Ai Bi Ci-1 Ci +Vcc

Si

Ci
Ci

Fig. 4.24. Schema logică a sumatorului complet de 1 bit

3.6.3. Sumatorul complet de 4 biţi


Se obţine prin interconectarea a 4 sumatoare complete de 1 bit, aşa cum este
ilustrat în fig. 4.25. Întrucât implementarea unui astfel de sumator cu ajutorul
circuitelor logice elementare este deosebit de laborioasă, vom utiliza pentru ilustrare
sumatorul complet de 4 biţi integrat CDB 483, a cărui schemă bloc este identică cu cea
prezentată în fig. 4.25.
+Vcc
A3 B3 A2 B2 A1 B1 A0 B
5 1 16 3 4 08 7 010 11
CDB483
C2 C1 C0
C3
14 Σ3 Σ2 Σ1 Σ0
13
C-1

15 2 6 9 12
S3 S2 S1 S0

Fig. 4.25. Schema bloc a sumatorului complet de 4 biţi

87
3.7. Convertoare de cod
Convertoarele de cod sunt circuite logice combinaţionale care permit
transformarea unui cod binar în altul.
Schema bloc a unui convertor de n / m biţi este prezentată în fig. 4.26.

I0 O0
I Convertor O1 Cod binar
Cod binar 1 . .

iniţial
.
.
.
.
.
.
de cod .
.
.
. final
In-1 iniţial Om-1

Fig. 4.26. Schema bloc generală a unui convertor de cod

3.7.1. Convertorul de cod “binar natural – Gray”


Schema bloc a unui convertor pe 4 biţi din cod binar natural în cod Gray se
obţine din fig. 4.26 pentru n = m = 4 şi este prezentată în fig. 4.27.

B0 G0
Cod binar B1 Convertor G1 Cod binar
de cod reflectat
natural B2 G2 (Gray)
B3 G3

Fig. 4.27. Schema bloc a convertorului de cod "binar natural - Gray"

După cum rezultă şi din tabelul de adevăr, tab. 4.10, codul binar reflectat
(Gray) se obţine din codul binar natural astfel:
G0 - repetă primele 2 locaţii ale lui B0, după care se reflectă din 2 în 2 locaţii;
G1 - repetă primele 4 locaţii ale lui B1, după care se reflectă din 4 în 4 locaţii;
G2 - repetă primele 8 locaţii ale lui B2, după care se reflectă din 8 în 8 locaţii;
G3 - repetă B3.

88
Tab. 4.10. Tabelul de adevăr al convertorului de cod "binar natural - Gray"

Binar natural Gray


B3 B2 B1 B0 G3 G2 G1 G0
0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 1
0 0 1 0 0 0 1 1
0 0 1 1 0 0 1 0
0 1 0 0 0 1 1 0
0 1 0 1 0 1 1 1
0 1 1 0 0 1 0 1
0 1 1 1 0 1 0 0
1 0 0 0 1 1 0 0
1 0 0 1 1 1 0 1
1 0 1 0 1 1 1 1
1 0 1 1 1 1 1 0
1 1 0 0 1 0 1 0
1 1 0 1 1 0 1 1
1 1 1 0 1 0 0 1
1 1 1 1 1 0 0 0

Pornind de la tab. 4.10, alcătuim diagramele VK pentru G3, G2, G1 şi G0, fig.
4.28.
B1B0 B1B0
00 01 11 10 00 01 11 10
B3B2 B3B2
00 00

01 01 1 1 1 1

11 1 1 1 1 11

10 1 1 1 1 10 1 1 1 1

G3 = B3 G 2 = B2 B3 + B2 B3
(a) (b)
= B2 ⊕ B3

89
Fig. 4.28. Diagramele VK corespunzătoare funcţiilor de ieşire ale convertorului

B1B0 B1B0
00 01 11 10 00 01 11 10
B3B2 B3B2
00 1 1 00 1 1

01 1 1 01 1 1

11 1 1 11 1 1

10 1 1 10 1 1

G1 = B1B2 + B1B2 G 0 = B1B 0 + B1 B0


= B1 ⊕ B2 = B 0 ⊕ B1
(c) (d)

Fig. 4.28. Diagramele VK corespunzătoare funcţiilor de ieşire ale convertorului (continuare)

După minimizare, obţinem următoarele expresii:


G 3 = B3 ; G 2 = B 2 ⊕ B3 ; G1 = B1 ⊕ B2 ; G 0 = B0 ⊕ B1,
(4.31)
a căror implementare conduce la schema din fig. 4.29.
+ Vcc
B3 G3
G2
B2

G1
B1

G0
B0

Fig. 4.29. Schema logică minimală a convertorului de cod "binar natural - Gray"

3.7.2. Convertorul de cod "Gray - binar natural"


Schema bloc a unui convertor din cod Gray în cod binar natural este
prezentată în fig. 4.30, iar tabelul de adevăr este tab. 4.11.

G0 B0
Cod binar G1 Convertor B1 Cod binar
de cod
reflectat G2 B2 natural
(Gray) G3 B3

Fig. 4.30. Schema bloc a convertorului de cod "Gray - binar natural"

90
Tab. 4.11. Tabelul de adevăr al convertorului de cod "Gray - binar natural"

Cod Gray Cod binar natural


G3 G2 G1 G0 B3 B2 B1 B0
0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 1
0 0 1 0 0 0 1 1
0 0 1 1 0 0 1 0
0 1 0 0 0 1 1 1
0 1 0 1 0 1 1 0
0 1 1 0 0 1 0 0
0 1 1 1 0 1 0 1
1 0 0 0 1 1 1 1
1 0 0 1 1 1 1 0
1 0 1 0 1 1 0 0
1 0 1 1 1 1 0 1
1 1 0 0 1 0 0 0
1 1 0 1 1 0 0 1
1 1 1 0 1 0 1 1
1 1 1 1 1 0 1 0

Întrucât aplicarea procedeului de la § 4.7.1 este destul de laborioasă, apelăm


la următorul artficiu: cunoscut fiind faptul că A ⊕ A ⊕ B = B , calculăm cu ajutorul
relaţiilor 4.31 următoarele sume modulo 2:
G 2 ⊕ G 3 , G1 ⊕ G 2 ⊕ G 3 , G 0 ⊕ G1 ⊕ G 2 ⊕ G 3 . (4.32)
Obţinem:
G 3 = B3 ; ⇒ B3 = G 3 ;
G 2 ⊕ G 3 = B2 ⊕ B3 ⊕ B3 ; ⇒ B2 = G 2 ⊕ G 3 ;
1424 3
0
G1 ⊕ G 2 ⊕ G 3 = B1 ⊕ B2 ⊕ B2 ⊕ B3 ⊕ B3 ; ⇒ B1 = G1 ⊕ G 2 ⊕ G 3 ; (4.33)
1424 3 1 424 3
0 0
G 0 ⊕ G1 ⊕ G 2 ⊕ G 3 = B0 ⊕ B1 ⊕ B1 ⊕ B2 ⊕ B2 ⊕ B3 ⊕ B3 ;
1424 3 1 424 3 1 424 3
0 0 0
⇒ B0 = G 0 ⊕ G1 ⊕ G 2 ⊕ G 3 .

Implementarea relaţiilor 4.33 conduce la schema logică a convertorului de cod


"Gray - binar natural” din fig. 4.31.

91
+Vcc

G3 B3

B2
G2
B1
G1
B0
G0

Fig. 4.31. Schema logică a convertorului de cod "Gray - binar natural"

3.8. Codificatoare
Codificatoarele sunt circuite logice combinaţionale cu n intrări şi m ieşiri de
adresă, constituind de fapt subsisteme ale unor circuite integrate pe scară medie
(M.S.I.) sau largă (L.S.I.) cum ar fi: convertoarele de cod, circuitele ROM, PLA, etc.
Schema bloc a unui codificator este prezentată în fig. 4.32.
I1 A0
I. 2 A2
.
.
.
.
.
.
CD .
.
.
.
.

In Am-1

Fig. 4.32. Schema bloc generală a unui codificator

3.8.1. Codificatorul de adresă simplu


Codificatorul de adresă simplu furnizează la ieşire un cuvânt binar de m biţi
atunci când numai una din cele n intrări ale sale este activată.
Tab. 4.12. Tabelul de adevăr al codificatorului de adresă

INTRĂRI ADRESE
I1 I2 I3 I4 I5 I6 I7 A2 A1 A0
1 0 0 0 0 0 0 0 0 1
0 1 0 0 0 0 0 0 1 0
0 0 1 0 0 0 0 0 1 1
0 0 0 1 0 0 0 1 0 0
0 0 0 0 1 0 0 1 0 1
0 0 0 0 0 1 0 1 1 0
0 0 0 0 0 0 1 1 1 1
Rezultă că numărul cuvintelor furnizate la ieşire este n=2m-1 şi este egal cu
numărul intrărilor.

92
Pentru exemplificare, ne propunem să realizăm sinteza unui codificator de
adresă cu n=7 intrări, deci cuvântul de adresă va fi format din m=3 biţi.
Pornind de la tabelul de adevăr, tab. 4.12, se deduc expresiile funcţiilor de
ieşire, rel. 4.34, 4.35 şi 4.36, şi se obţine varianta de implementare din fig. 4.33:
A0 = I1 + I3 + I5 + I7 ; (4.34)
A1 = I2 + I3 + I6 + I7 ; (4.35)
A2 = I4 + I5 + I6 + I7 . (4.36)
I1 I2 I3 I4 I5 I6 I7 +Vcc

A0

A1

A2

Fig. 4.33. Schema logică a codificatorului de adresă

Observaţie: este interzisă activarea simultană a mai multor linii de intrare


deoarece se pot crea confuzii. De exemplu, activarea simultană a liniilor I1 şi I2
generează cuvântul de cod A2=0, A1=1, A0=1 (011) care corespunde de fapt, într-o
funcţionare normală, activării lui I3. În cazul în care nu se poate evita activarea
simultană a mai multor intrări, se folosesc circuite de codificare (codare) prioritare.
I1 I2 I3 I4 I5 I6 I7 +Vcc

A0

A1

A2

Fig. 4.34. O altă variantă de implementare a codificatorului de adresă


O altă variantă de implementare a CD cu 7 intrări şi 3 ieşiri de adresă se poate
obţine aplicând relaţiilor 4.34, 4.35 şi 4.36 principiul dublei negaţii şi una din relaţiile
lui De Morgan:

93
A 0 = I1 + I 3 + I 5 + I 7 = I1 I 3 I 5 I 7 (4.37)

A1 = I 2 + I 3 + I 6 + I 7 = I 2 I 3 I 6 I 7 (4.38)

A 2 = I 4 + I5 + I 6 + I 7 = I 4 I5 I6 I7 (4.39)
Se obţine schema prezentată în fig. 4.34.

3.9. Decodificatoare
Decodificatoarele sunt circuite logice combinaţionale cu n intrări şi m ieşiri,
realizate în tehnologie MSI, care activează una sau mai multe ieşiri în funcţie de
cuvântul de cod aplicat la intrare (m=2n).
Schema bloc a unui decodificator este prezentată în fig. 4.35.
A0
Y0
A. 1 Y. 1
.
.
.
DCD .
.
.
.
.
. .

An-1 Ym-1

Fig. 4.35. Schema bloc generală a unui decodificator

3.9.1. Decodificatorul de adresă


Decodificatorul de adresă activează linia de ieşire a cărei adresă codificată
binar este aplicată la intrări.
Schema bloc a unui decodificator de adresă cu n=2 intrări şi m=22=4 ieşiri
este prezentată în fig. 4.36.
Y0
A0
Y1
DCD
Y2
A1
Y3
Fig. 4.36. Schema bloc a unui decodificator cu 2 intrări şi 4 ieşiri

Din tabelul de adevăr, tab. 4.13, se obţin expresiile 4.40 ale funcţiilor de ieşire
şi varianta de implementare din fig. 4.37.
Tab. 4.13. Tabelul de adevăr al decodificatorului cu 2 intrări şi 4 ieşiri

A1 A0 Y0 Y1 Y2 Y3
0 0 1 0 0 0
0 1 0 1 0 0
1 0 0 0 1 0
1 1 0 0 0 1

94
Y0 = A1A 0 ; Y1 = A1A 0 ; Y2 = A1A 0 ; Y3 = A1A 0 (4.40)

A1 A0 +Vcc

Y0

Y1

Y2

Y3

Fig. 4.37. Schema logică a decodificatorului cu 2 intrări şi 4 ieşiri

3.9.2. Decodificatorul BCD-zecimal


Prescurtarea BCD semnifică în limba română "zecimal codat binar".
Schema bloc a unui decodificator BCD-zecimal este prezentată în fig. 4.38.

A0 Y0
A1 Y1
A2
DCD .
.
.
.
. .

A3 Y9

Fig. 4.38. Schema bloc a decodificatorului BCD - zecimal

Spre deosebire de codul binar natural, BCD nu include combinaţiile binare


1010, 1011, 1100, 1101, 1110, 1111, combinaţii ce corespund numerelor zecimale 10,
11, 12, 13, 14 şi 15.
Apariţia oricăreia din cele 6 combinaţii de intrare excluse, duce toate ieşirile în
starea "1". Se spune că decodificatorul rejectează datele false.
Funcţionarea decodificatorului din fig. 4.38 (în variantă integrată - CDB 442)
este prezentată în tab. 4.14.

95
Tab. 4.14. Tabelul de adevăr al decodificatorului BCD - zecimal

A3 A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9
0 0 0 0 0 0 1 1 1 1 1 1 1 1 1
1 0 0 0 1 1 0 1 1 1 1 1 1 1 1
2 0 0 1 0 1 1 0 1 1 1 1 1 1 1
3 0 0 1 1 1 1 1 0 1 1 1 1 1 1
4 0 1 0 0 1 1 1 1 0 1 1 1 1 1
5 0 1 0 1 1 1 1 1 1 0 1 1 1 1
6 0 1 1 0 1 1 1 1 1 1 0 1 1 1
7 0 1 1 1 1 1 1 1 1 1 1 0 1 1
8 1 0 0 0 1 1 1 1 1 1 1 1 0 1
9 1 0 0 1 1 1 1 1 1 1 1 1 1 0
10 1 0 1 0 1 1 1 1 1 1 1 1 1 1
11 1 0 1 1 1 1 1 1 1 1 1 1 1 1
12 1 1 0 0 1 1 1 1 1 1 1 1 1 1
13 1 1 0 1 1 1 1 1 1 1 1 1 1 1
14 1 1 1 0 1 1 1 1 1 1 1 1 1 1
15 1 1 1 1 1 1 1 1 1 1 1 1 1 1

3.9.3. Decodificatorul BCD - 7 segmente


Decodificatorul BCD - 7 segmente prezintă schema bloc din fig. 4.39,

A0 A1 A2 A3

DCD
BCD - 7 sgm

....
a b .... g

Fig. 4.39. Schema bloc a unui decodificator BCD - 7 segmente


acceptă un cod de intrare BCD şi produce ieşirile adecvate pentru selectarea
segmentelor unui digit cu 7 segmente utilizat pentru reprezentarea numerelor zecimale
0, 1, .., 9.
Dacă cele 7 ieşiri ale decodificatorului sunt active în stare “sus”, ele se
notează cu a, b, …, g şi vor comanda un display cu 7 segmente, fig. 4.40 a, în care
LED-urile se află în conexiune catod comun (KC), fig. 4.40 b.

96
Dacă ieşirile decodificatorului sunt active în stare “jos”, ele se notează cu
a , b,..., g şi vor comanda un digit ale cărui LED-uri se află în conexiune anod comun
(AC), fig. 4.40 c.

Este uşor de înţeles faptul că, în condiţiile în care LED-urile au catozii legaţi
împreună (KC) şi conectaţi la masă, singurul potenţial care, aplicându-se pe anozi,
poate deschide LED-urile, este +VCC, deci 1 logic.
Un raţionament similar poate fi făcut pentru conexiunea AC.

a
a
b b
f b . . . .
g . . . .
. . . .
e c g g
d
AC (la +VCC)
(a) (b) (c)

Fig. 4.40. Display-ul cu 7 segmente


a) notarea segmentelor; b) schema electrică pentru KC; c) schema electrică pentru AC.

3.9.3.1. Decodificatorul BCD - 7 segmente cu componente discrete


Ca şi în cazul celorlalte circuite logice combinaţionale studiate până în
prezent, ne propunem să realizăm sinteza unui decodificator BCD - 7 segmente cu
componente discrete.
În acest scop, alcătuim tabelul de adevăr al decodificatorului, tab. 4.15,
trecând în prima coloană numerele zecimale de la 0 la 15, în coloanele 2 … 5 –
combinaţiile logice de intrare corespunzătoare numerelor zecimale din prima coloană
(cod binar natural), iar în următoarele 7 coloane – ieşirile a, b, …, g, active în 1 logic.
Se completează, linie cu linie, cele 7 coloane corespunzătoare funcţiilor de
ieşire, astfel încât segmentele activate să formeze cifra înscrisă în prima coloană a tab.
4.15, conform corespondenţei din fig. 4.41.

97
Tab. 4.15. Tabelul de adevăr al decodificatorului BCD – 7 segmente

A3 A2 A1 A0 a b c d e f g
0 0 0 0 0 1 1 1 1 1 1 0
1 0 0 0 1 0 1 1 0 0 0 0
2 0 0 1 0 1 1 0 1 1 0 1
3 0 0 1 1 1 1 1 1 0 0 1
4 0 1 0 0 0 1 1 0 0 1 1
5 0 1 0 1 1 0 1 1 0 1 1
6 0 1 1 0 1 0 1 1 1 1 1
7 0 1 1 1 1 1 1 0 0 0 0
8 1 0 0 0 1 1 1 1 1 1 1
9 1 0 0 1 1 1 1 1 0 1 1
10 1 0 1 0 x x x x x x x
11 1 0 1 1 x x x x x x x
12 1 1 0 0 x x x x x x x
13 1 1 0 1 x x x x x x x
14 1 1 1 0 x x x x x x x
15 1 1 1 1 x x x x x x x

De exemplu, combinaţiei binare 0000 îi corespunde în zecimal cifra 0 a cărei


vizualizare presupune aprinderea LED-urilor a, b, c, d, e şi f, deci activarea prin 1
logic a liniilor de ieşire corespunzătoare ale decodificatorului. Prin urmare, se
completează prima linie a tabelului 4.15 cu 1 logic, exceptând locaţia corespunzătoare
ieşirii g, care rămâne în 0 logic.
Se procedează similar pentru toate combinaţiile binare corespunzătoare
numerelor de la 0 la 9.

0 1 2 3 4 5 6 7 8 9

Fig. 4.41. Vizualizarea cifrelor zecimale pe un display cu 7 segmente

Pentru combinaţiile binare care corespund numerelor de la 10 la 15, interzise în


BCD, starea ieşirilor decodificatorului este “indiferentă”, situaţie pe care o marcăm
prin “x” în tab. 4.15.
Observăm că funcţiile de ieşire a, b, …, g, corespunzătoare celor 7 segmente,
sunt incomplet definite, v. § 1.6.3, fapt de care va trebui să ţinem seama în procesul de
minimizare.

98
Se completează diagramele Veitch-Karnaugh ale celor 7 funcţii de ieşire, fig.
4.42, şi se alege minimizarea de tip conjunctiv, deoarece din analiza diagramelor se
constată că locaţiile care conţin 0 logic sunt mai puţine.

(a) (b)
A1A0 A1A0
00 01 11 10 00 01 11 10
A3A2 A3A2
00 0 00

01 0 01 0 0

11 x x x x 11 x x x x

10 x x 10 x x

(c) (d)
A1A0 A1A0
00 01 11 10 00 01 11 10
A3A2 A3A2
00 0 00 0

01 01 0 0

11 x x x x 11 x x x x

10 x x 10 x x

(e) (f)
A1A0 A1A0
00 01 11 10 00 01 11 10
A3A2 A3A2
00 0 0 00 0 0 0

01 0 0 0 01

11 x x x x 11 x x x x

10 x x 10 x x

Fig. 4.42. Diagramele VK corespunzătoare celor 7 segmente

99
(g)
A1A0
00 01 11 10
A3A2
00 0 0

01 0

11 x x x x

10 x x

Fig. 4.42. Diagramele VK corespunzătoare celor 7 segmente (continuare)

Observaţie: Locaţiile libere din diagramele VK sunt cele în care în mod normal
ar fi trebuit înscrisă valoarea logică 1. Din motive de simplitate a desenului şi
uşurinţă a grupărilor, locaţiile respective au fost lăsate libere.

A3 A2 A1 A0

A3 A2 A1

aFMC

bFMC

gFMC

Fig. 4.43. Schema sintetizată a decodificatorului BCD – 7 segmente

Expresiile formelor minimale conjunctive sunt:

100
( )(
a FMC = A3 + A 2 + A1 + A0 ⋅ A 2 + A1 + A0 ; )
( )(
bFMC = A 2 + A1 + A 0 ⋅ A 2 + A1 + A0 ; )
(4.41)

( )(
gFMC = A3 + A 2 + A1 ⋅ A 2 + A1 + A0 , )
iar implementarea lor conduce la schema decodificatorului BCD – 7 segmente din fig.
4.43.

3.9.3.2. Decodificatorul BCD - 7 segmente în variantă integrată


O variantă a decodificatorului BCD – 7 segmente o constituie circuitul
integrat CDB 447, ale cărui ieşiri sunt active în 0 logic, v.tab. 4.16, impunându-se din
acest motiv utilizarea unui display cu 7 segmente cu anod comun, fig. 4.40 c.

Tab. 4.16. Tabelul de funcţionare al decodificatorului BCD - 7 segmente integrat (CDB 447)

ZECIMAL INTRĂRI IEŞIRI


SAU LT RBI A3 A2 A1 A0
BI / RBO( b ) a b c d e f g
FUNCŢIA
0 1 1 0 0 0 0 1 0 0 0 0 0 0 1
1 1 x 0 0 0 1 1 1 0 0 1 1 1 1
2 1 x 0 0 1 0 1 0 0 1 0 0 1 0
3 1 x 0 0 1 1 1 0 0 0 0 1 1 0
4 1 x 0 1 0 0 1 1 0 0 1 1 0 0
5 1 x 0 1 0 1 1 0 1 0 0 1 0 0
6 1 x 0 1 1 0 1 1 1 0 0 0 0 0
7 1 x 0 1 1 1 1 0 0 0 1 1 1 1
8 1 x 1 0 0 0 1 0 0 0 0 0 0 0
9 1 x 1 0 0 1 1 0 0 0 1 1 0 0
10 1 x 1 0 1 0 1 1 1 1 0 0 1 0
11 1 x 1 0 1 1 1 1 1 0 0 1 1 0
12 1 x 1 1 0 0 1 1 0 1 1 1 0 0
13 1 x 1 1 0 1 1 0 1 1 0 1 0 0
14 1 x 1 1 1 0 1 1 1 1 0 0 0 0
15 1 x 1 1 1 1 1 1 1 1 1 1 1 1
BI( b ) x x x x x x 0 1 1 1 1 1 1 1
RBI(b ) 1 0 0 0 0 0 0 1 1 1 1 1 1 1
LT(b) 0 x x x x x 1 0 0 0 0 0 0 0

101
Nota (b):
RI / RBO (Blanking Input / Ripple Blanking Output);
BI - în "aer" sau la "1" dacă dorim funcţiile de ieşire 0÷15;
RBI - în "aer" sau la "1" dacă afişarea lui 0 nu este dorită;
LT (Lamp Test Input).

Din fig. 4.44 se observă că segmentele activate pentru obţinerea cifrelor 6 şi 9


realizează o vizualizate mai puţin agreabilă a acestora, iar cele corespunzătoare
combinaţiilor logice de intrare interzise în BCD (ce corespund numerelor zecimale 10,
11, ..., 15), nu au practic nici o semnificaţie.

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

Fig. 4.44. Formarea cifrelor zecimale cu ajutorul celor 7 segmente

3.10. Memorii ROM


Memoria ROM (Read Only Memory = memorie numai cu citire) este o
memorie fixă în sensul că odată înscrisă informaţia în ea, aceasta nu mai poate fi
ştearsă sau modificată, ci numai citită.
Memoria ROM poate fi privită ca un convertor de cod format dintr-un
decodificator de adresă şi un codificator, fig. 4.45.
m=2n linii
de cuvânt
w0
A0 O0
n linii A1
w1
O1 m cuvinte a
adresă DCD CD  câte k biţi
wm-1 

An-1 Ok-1

Fig. 4.45. Schema bloc a memoriei ROM

Decodificatorul are la intrare un vector de adresă format din n variabile (n linii


de adresă) ale căror combinaţii logice activează succesiv cele m=2n linii de ieşire.
Codificatorul are la intrare cele m linii (de cuvânt) activate succesiv, fiecare
linie wp, cu p=0, 1, …, m-1, fiind capabilă prin activare să citească şi să transmită la
ieşirile O0, O1, …, Ok-1, câte un cuvânt format din k biţi.

102
Intuitiv, codificatorul ar putea fi imaginat sub forma unui dulap cu m sertare, fig.
4.46, în fiecare sertar aflându-se câte k bile albe şi negre, simbolizând valorile logice
1, respectiv 0. După ce au fost umplute cu bile, sertarele sunt încuiate şi cheia este
aruncată, astfel încât configuraţia alb-negru a bilelor din sertare rămâne definitivă.

L0
L1

w0
w1
Lm-1

wm-1

Ok-1 O1 O0

Fig. 4.46. O prezentare intuitivă a codificatorului memoriei ROM

Activarea uneia dintre liniile de intrare wp, va face ca în sertarul corespunzător să


se aprindă un bec, astfel încât, prin intermediul oglinzilor L0, L1, … Lm-1, combinaţia
alb-negru (deci 1 şi 0 logic) a bilelor din sertarul respectiv va putea fi citită la ieşirile
O0, O1, …, Ok-1. Operaţia de citire a conţinutului oricărui sertar poate fi repetată la
infinit, fără a afecta în acest mod conţinutul sertarului.

Capacitatea C a unei memorii ROM este determinată de numărul de biţi ai


matricei de memorare, care pentru m linii de cuvânt a câte k biţi fiecare, este:
C=m·k=2n·k.
(4.42)
Datele furnizate la ieşirea codificatorului, sub forma a m cuvinte a câte k biţi
fiecare, reprezintă informaţia înmagazinată în codificator.
În funcţie de locul unde se realizează înscrierea informaţiei în codificator,
distingem memorii ROM programabile la producător, respectiv - la utilizator.
După tipul tehnologiei de fabricaţie utilizate, memoriile ROM pot fi realizate în
tehnologie integrată bipolară sau unipolară.
Evident, structura codificatorului diferă de la un tip de memorie ROM la altul.

103
3.10.1. Memorii ROM bipolare
Memoriile ROM bipolare se caracterizează prin timpi reduşi de acces la
informaţia memorată (de ordinul zecilor de nanosecunde).

3.10.1.1. Memorii ROM bipolare programabile la producător


În fig. 4.47 prezentăm a m-a parte din structura codificatorului unei memorii
ROM bipolare programabile la producător, şi anume acea parte care corespunde unei
linii de cuvânt oarecare, wp.
Schema conţine k repetoare pe emiter realizate cu tranzistoarele T0, T1, …, Tk-1.
Procesul de fabricaţie al circuitului integrat care înglobează memoria ROM este
oprit înainte de realizarea legăturilor l0, l1, …, lk-1, dintre bazele tranzistoarelor şi linia
wp, şi nu este reluat, din motive de rentabilitate, decât în momentul în care s-au primit
suficiente comenzi pentru o anumită configuraţie de 0 şi 1 logic a matricei de
memorare.
Zonele li corespunzătoare locaţiilor în care se doreşte înscrierea informaţiei 1
logic vor fi metalizate, iar cele ce corespund locaţiilor care trebuie să conţină 0 logic
vor rămâne nemetalizate.

+VCC
wp

lk-1 l1 l0

Tk-1 T1 T0

Ok-1 O1 O0

Fig. 4.47. A m-a parte din codificatorul memoriei ROM bipolare programabile la producător

De exemplu, dacă la ieşirea O0 dorim să citim 1 logic, zona l0 va fi metalizată,


astfel încât activarea liniei wp va însemna aplicarea unui potenţial apropiat de +VCC,
corespunzător lui 1 logic, pe baza tranzistorului T0, saturarea acestuia şi obţinerea în
emiterul său a potenţialului:
VO 0 = VCC − VCE0sat = VCC − 0,1V ≅ VCC , (4.43)
deci 1 logic.
Dacă la aceeaşi ieşire O0 dorim să obţinem 0 logic, legătura l0 va rămâne
nemetalizată, astfel încât, indiferent de potenţialul sau valoarea logică a liniei wp,

104
tranzistoarul T0 va rămâne permanent blocat şi potenţialul masei se va transfera la
ieşire prin rezistenţa din emiter. Rezultă VO 0 = 0V , deci 0 logic.
Programarea memoriei ROM este, prin urmare, o etapă a procesului de
fabricaţie, legăturile dintre bazele tranzistoarelor şi liniile wp fiind realizate prin
metalizare, după aplicarea pe chip-ul semiconductor a unei măşti care lasă libere
numai acele zone li care urmează a fi metalizate. Se spune că această memorie ROM
este programabilă prin mască.

3.10.1.2. Memorii ROM bipolare programabile la utilizator


Acest tip de memorie este cunoscut sub denumirea de PROM (Programmable
ROM).
În fig. 4.48 prezentăm acea parte a codificatorului care corespunde liniei wp.
Elementele de memorie sunt pelicule fuzibile subţiri de crom-nichel (f0, f1, …,
fk-1) care pot fi arse prin trecerea unui curent de programare Ip, având o intensitate de
ordinul zecilor sau sutelor de miliamperi şi o durată de câteva zeci de milisecunde.
Acest curent ia naştere prin aplicarea unei anumite diferenţe de potenţial între ieşirea
corespunzătoare locaţiei de memorie respective şi masă, v. fig. 4.48, în timp ce linia wp
este activată.

+VCC

R R R

fk-1 f1 f0

Dk-1 D1 D0

wP Ip

Ok-1 O1 O0

Fig. 4.48. A m-a parte din codificatorul memoriei ROM bipolare programabile la utilizator

În timpul operaţiei de citire a memoriei ROM, wp se activează şi la ieşirile ce


corespund fuzibilelor arse vom avea 1 logic (potenţialul +VCC transferat prin
rezistenţele R corespunzătoare), în timp ce la celelalte ieşiri vom avea 0 logic
(VOi=VCEsat+VDiON=0,1+0,7=0,8V≈0V).
Evident, reprogramarea unei astfel de memorii este imposibilă.

105
3.10.2. Memorii ROM unipolare
Memoriile ROM unipolare au capacităţi mari, dar timpi de acces mai slabi
decât ai memoriilor bipolare (sute de nanosecunde).

3.10.2.1. Memorii ROM unipolare programabile la producător


Ca şi în cazurile anterioare, prezentăm numai o parte din structura
codificatorului, fig. 4.49. Este vorba despre k inversoare NMOS statice, ale căror
drivere au grilele conectate la linia de cuvânt wp.
+VDD
TL k −1 TL1 TL 0

wP
TD k −1 TD1 TD 0

Ok-1 O1 O0
Fig. 4.49. A m-a parte din codificatorul memoriei ROM unipolare programabile la producător

Programarea la producător se face prin mască, pe baza unei hărţi logice


furnizate de către utilizator şi constă în realizarea unui strat izolator al porţii mai gros
la tranzistoarele ce urmează a fi dezactivate. Acestea vor rămâne blocate indiferent de
nivelul logic al lui wp, la ieşirile corespunzătoare transferându-se potenţialul +VDD prin
tranzistorul sarcină respectiv, deci 1 logic.
Ieşirile corespunzătoare celorlalte tranzistoare vor furniza 0 logic în momentul
activării liniei wp, potenţialul masei fiind transferat la ieşire prin tranzistorul driver
respectiv (v. funcţionarea inversorului NMOS static, § 3.2.2.1.1).

3.10.2.2. Memorii ROM unipolare programabile la utilizator


Acest tip de memorii ROM se împarte în două categorii şi anume:
- EPROM (Erasable PROM = PROM cu posibilitate de ştergere);
- E2PROM (Electrically Erasable PROM = PROM cu posibilitate de ştergere pe
cale electrică), sau EAROM (Electrically Alterable ROM = ROM cu posibilitate de
modificare pe cale electrică).

3.10.2.2.1. Memorii EPROM


Memoriile EPROM prezintă o structură a codificatorului identică cu cea
prezentată în fig. 4.49.
Deosebirea faţă de memoriile ROM unipolare programabile la producător,
constă în construcţia specială a tranzistoarelor driver. Acestea sunt prevăzute cu o grilă

106
flotantă, neconectată la circuitul exterior şi plasată în interiorul stratului de oxid ce
separă grila principală de canalul virtual.
În fig. 4.50 am prezentat structura fizică şi simbolizarea unui astfel de
tranzistor.
VDS
_
- VGS + Gf +
S G D
n n

“p”
SB
a) Structura fizică b) Simbolul

Fig. 4.50. Tranzistorul driver cu grilă flotantă

Înscrierea unui 1 logic într-o locaţie a memoriei se va face dezactivând


tranzistorul driver respectiv prin încărcarea porţii flotante cu sarcini electrice negative.
Acestea vor respinge electronii din substratul de bază şi vor face imposibilă inducerea
canalului, indiferent de potenţialul aplicat pe grila de lucru.
Injectarea sarcinilor electrice negative pe grila izolată se face prin aplicarea
unei tensiuni drenă-sursă mari, cu + pe drenă, şi a unei tensiuni grilă-sursă pozitive, cu
+ pe grilă. În aceste condiţii are loc penetrarea canalului, deci formarea în canal, foarte
aproape de zona drenei, a unei regiuni libere de sarcini electrice care se comportă ca
un izolator (v. cursul de D.C.E.). Între extremităţile acestei regiuni, în lungul canalului,
se aplică practic întreaga tensiune VDS, luând naştere un câmp electric intens care
accelerează electronii din canal către drenă. O parte dintre aceşti electroni, primesc
energie suficientă pentru a străpunge stratul de oxid şi a ajunge pe grila flotantă,
formând un nor de sarcini electrice negative care dezactivează tranzistorul respectiv,
înscriind practic un 1 logic la locaţia corespunzătoare a memoriei EPROM.
Ştergerea informaţiilor din locaţiile memoriei EPROM se realizează prin
expunerea la radiaţii ultraviolete a grilelor tranzistoarelor driver, situate în dreptul unei
ferestre din cuarţ de pe suprafaţa circuitului integrat. Electronii de pe grilele flotante
primesc de la radiaţia ultravioletă energia necesară pentru a străpunge în sens invers
peliculele de oxid care despart grilele flotante de substratul de bază, revenind astfel în
substrat şi reactivând tranzistoarele driver.
Memoria EPROM este acum gata pentru o nouă înscriere.

3.10.2.2.2. Memoria E2PROM


Memoria E2PROM, EEPROM sau EAROM elimină inconvenientul pe care-l
reprezintă, în cazul memoriei EPROM, duratele mari de expunere la radiaţii
ultraviolete în timpul procesului de ştergere.

107
Memoria E2PROM realizează o ştergere relativ rapidă a informaţiilor stocate,
combinând o modificare a structurii fizice a tranzistorului driver cu utilizarea unui
procedeu electric simplu de ştergere.
Astfel, stratul de oxid care separă grila flotantă de substratul de bază este mult
mai subţire către zona drenei, atingând valori de ordinul 0,01µm.
Înscrierea se face prin aplicarea, transversal faţă de pelicula de oxid, între drenă
şi grila de lucru, a unei tensiuni de cca. 10V care determină străpungerea oxidului,
formarea norului electronic care dezactivează tranzistorul şi, implicit, înscrierea unui 1
logic la locaţia respectivă a memoriei.
Ştergerea se realizează prin inversarea polarităţii tensiunii necesare înscrierii
unui 1 logic.

3.10.3. Organizarea unei memorii ROM de 8Kb


Pornind de la schema bloc a memoriei ROM din fig. 4.45 şi luând: n=10 linii de
adresă, m=210=1024 linii de cuvânt, şi o lungime a cuvântului de cod k=8 biţi, obţinem
o capacitate a memoriei: C=m·k=1024·8=8Kbiţi (1024 biţi=1Kilobit=1Kb).
În acest exemplu, decodificatorul ar trebui să prezinte 1024 linii de ieşire,
fiecare dintre acestea selectând câte un cuvânt de cod de 8 biţi.
A9 w
A8 DCD Matrice de memorare
A7 1 din 128 x 64 biţi
A6
A5 128 678 678 678
A4
A3 I 7 ⋅ ⋅I 0 I 7 ⋅ ⋅I 0 I 7 ⋅ ⋅I 0

A2
A1 MUX MUX MUX
A0 7 1 0

CS

O7 O1 O0
Fig. 4.51. Structura unei memorii ROM de 8Kb
O organizare mai judicioasă din punctul de vedere al numărului de porţi
utilizate, este cea prezentată în fig. 4.51.
În această schemă, decodificatorul prezintă numai n=7 linii de adresă (A3, A4,
…, A9) care activează m=27=128 linii de cuvânt, fiecare dintre acestea selectând câte
un cuvânt de cod format din 64 biţi, grupaţi 8 câte 8 la intrările a 8 multiplexoare.
Primele 3 linii de adresă, şi anume cele corespunzătoare celor mai puţin semnificativi

108
3 biţi (A2, A1, A0), sunt destinate selecţiei succesive a câte 8 din cei 64 biţi de la
intrarea MUX-urilor şi dirijării acestora către ieşirile O0, O1, …, O7, v. tab. 4.17.
Tab. 4.17. Explicativ pentru funcţionarea memoriei ROM de 8 Kb

Linia 29 28 ... 23 22 21 20 Intrările MUX-urilor


selectată A9 A8 ... A3 A2 A1 A0 care au acces la ieşiri
0 0 ... 0 0 0 0 I0
w0 0 0 ... 0 0 0 1 I1

0 0 ... 0 1 1 1 I7
0 0 ... 1 0 0 0 I0
w1 0 0 ... 1 0 0 1 I1

0 0 ... 1 1 1 1 I7

w127 1 1 ... 1 1 1 1 I7

Astfel, pentru combinaţia binară A9A8 … A3A2A1A0=00 … 0000, biţii de


adresă A9A8 … A3=00 … 0 vor activa linia de ieşire w0 a decodificatorului, care va
selecta la rândul ei un prim cuvânt de cod de 64 biţi, transmiţându-l la cele 8x8 intrări
ale MUX-urilor.
Liniile de adresă A2A1A0=000, v.tab. 4.17, vor permite celor 8 intrări I0 să
acceadă la ieşirile MUX-urilor şi, presupunând că bara de selecţie
CS (Chip Select) = 0 , primul cuvânt de 8 biţi, O7 … O1O0, va avea acces la ieşirile
memoriei ROM.
Următoarea combinaţie de adresă A9A8 … A3A2A1A0=00 … 0001 va păstra
linia w0 activă (A9A8 … A3=00 … 0) şi va permite accesul către ieşiri al următoarelor
8 intrări (I1) ale MUX-urilor (A2A1A0=001). Cel de-al doilea cuvânt de cod de 8 biţi a
fost citit la ieşirea memoriei ROM.
Procesul continuă până când ultimii 8 biţi din cei 64 de pe linia w0 sunt citiţi la
ieşire.
Urmează combinaţia logică A9A8 … A3A2A1A0=00 … 1000, care va activa
linia de cuvânt w1, selectând astfel un nou set de 64 biţi care vor ajunge la ieşirea
memoriei ROM sub forma altor 8 cuvinte a câte 8 biţi fiecare, ş.a.m.d.
Cele 8 porţi logice care permit accesul la ieşire a celor 1024 cuvinte a câte 8 biţi
fiecare, sunt fie circuite cu colectorul în gol, fie circuite logice cu 3 stări, ambele
variante permiţând cuplarea memoriei ROM pe o magistrală de date.
Simbolizarea unei memorii ROM de 8Kbiţi este prezentată în fig. 4.52.
CS

10 ROM 8

(A0,…,A9) 1024 x 8 Fig. 4.52. Simbolizarea memoriei ROM de 8Kb

109
3.10.4. Extinderea capacităţii memoriilor ROM
Cunoscut fiind faptul că dimensiunea (capacitatea) unei memorii ROM este
dată de produsul dintre numărul de cuvinte de cod m=2n (unde n reprezintă numărul de
linii de intrare) şi lungimea k a cuvântului de cod (de ieşire), rezultă că extinderea
capacităţii se poate realiza prin interconectarea la intrare, la ieşire sau mixtă a mai
multor memorii.

3.10.4.1. Extinderea la intrare a capacităţii memoriei ROM


Extinderea la intrare (de adresă) a capacităţii memoriei ROM, implică o
creştere a numărului de cuvinte de cod m şi păstrarea neschimbată a lungimii k a
cuvântului, fig. 4.53. _
CS
10 10 8
ROM-0
(A0,…,A9) 1024 x 8
_
CS
10 8
ROM-1
A10
1024 x 8
A11 DCD _
1/4 CS
10 8
ROM-2 (D0,…,D7)
1024 x 8
_
CS
10 8
ROM-3
1024 x 8

Fig. 4.53. Extinderea la intrare a capacităţii memoriei ROM


Se observă activarea succesivă de către combinaţiile de cod ale liniilor
suplimentare de adresă, A10 şi A11, a celor 4 memorii ROM de câte 8Kb fiecare.
Astfel, pentru combinaţia de adresă A11A10=00, va fi activată memoria ROM-0
al cărei conţinut de 1024 cuvinte de cod a câte 8 biţi fiecare, va avea acces la ieşire.
Urmează activarea memoriei ROM-1 (A11A10=01), ş.a.m.d.
La ieşirea circuitului se obţin 4x(1024x8)biţi=(4096x8)biţi=(4x8)Kbiţi.

3.10.4.2. Extinderea la ieşire a capacităţii memoriei ROM


Extinderea la ieşire a capacităţii memoriei ROM implică o creştere a lungimii
cuvântului de cod k şi păstrarea neschimbată a numărului cuvintelor de cod m furnizate
la ieşire.

110
Concret, pentru a obţine k=32biţi, vom comanda cele 4 memorii ROM de 8Kb
cu aceleaşi 10 linii de adresă, ieşirile memoriilor respective urmând a fi citite în
paralel.
La ieşirea circuitului se obţin (1024x8x4)biţi=(1024x32)biţi=(1x32)Kbiţi, adică
1024 cuvinte a câte 32 biţi fiecare.

3.10.4.3. Extinderea mixtă a capacităţii memoriei ROM


Extinderea mixtă a capacităţii memoriei ROM implică creşterea simultană a
numărului de cuvinte de cod m, cât şi a lungimii k a cuvintelor, fig. 4.54.
Se observă activarea simultană, pentru A10=0, a memoriilor ROM-0 şi ROM-2,
urmată de activarea memoriilor ROM-1 şi ROM-3, pentru A10=1.

_
CS
A0,…,A9 10 8
ROM-0
1024 x 8
_
A10
CS
10 8
ROM-1 8
1024 x 8 
_  D0,…,D15
CS 
10 8 
ROM-2
8 
1024 x 8
_
CS
10 8
ROM-3
1024 x 8

Fig. 4.54. Extinderea mixtă a capacităţii memoriei ROM


În prima fază se obţin (1024x8x2)biţi=(1024x16)biţi=(1x16)Kbiţi, pentru ca în
final să rezulte (2x16)Kbiţi.
Dintre numeroasele aplicaţii ale memoriei ROM amintim:
- memorarea instrucţiunilor şi datelor în sistemele de calcul şi automatele
secvenţiale;
- efectuarea transformărilor de adresă şi înmagazinarea microinstrucţiunilor în
microprogramare;
- implementarea circuitelor logice combinaţionale cu un număr mare de intrări
şi ieşiri, fără a mai fi necesară minimizarea;
- conversia de cod în vederea afişării pe 7 segmente sau prin 35 puncte;
- realizarea unor tabele de funcţii;
- generarea unor secvenţe de impulsuri, etc.

111
3.11. Arii logice programabile
În cazul unor aplicaţii cu un număr mare de variabile de intrare şi viteze de
lucru ridicate, utilizarea memoriilor fixe programabile la utilizator (PROM, EPROM,
E2PROM) poate deveni improprie sau neeconomică.
De asemenea, în situaţiile în care este necesară construirea unor circuite logice
combinaţionale complexe care nu se fabrică în tehnologie integrată, implementarea
acestora ar conduce la utilizarea mai multor circuite integrate interconectate între ele,
ocupând un spaţiu mai mare pe circuitul imprimat, cu un consum sporit şi o fiabilitate
mai redusă.
În toate aceste situaţii, ariile logice programabile prin mască la producător
(Programmable Logic Array = PLA) sau pe cale electrică (Field PLA = FPLA) la
utilizator, reprezintă o soluţie salvatoare.
Ca şi în cazul memoriei ROM, PLA / FPLA se compune dintr-un decodificator
format dintr-o matrice programabilă de porţi ŞI, un codificator format dintr-o matrice
programabilă de porţi SAU, precum şi amplificatoare de ieşire programabile.
Considerând schema logică a unei FPLA, fig. 4.55, observăm că aceasta
prezintă 16 intrări (I0, I1, …, I15), 3 niveluri de programare (la intrările porţilor ŞI, la
intrările porţilor SAU şi la intrările porţilor SAU-EXCLUSIV), precum şi un nivel de
porţi TSL pentru cuplarea celor 8 ieşiri (O0, O1, …, O7) la magistrala de date.
Fuzibilele cu ajutorul cărora se face programarea, sunt simbolizate în fig. 4.55
prin cerculeţe.
În condiţiile în care toate fuzibilele sunt intacte, toţi termenii Pk sunt nuli (în
structura lor apar variabilele de intrare luate atât direct cât şi negate, v. principiul
contradicţiei, § 1.2), termenii sumă Sr – la fel, deci toate ieşirile circuitului vor fi în 0
logic.
Arderea fuzibilelor de la nivelul intrărilor matricei ŞI, va permite formarea
termenilor produs de forma:
15
( )
Pk = ∏ i n ⋅ I n + jn ⋅ I n ,
0
(4.44)
cu k=0, 1, …, 47 şi:
i n = jn = 0 , dacă intrarea este neprogramată;
i n = jn , dacă intrarea este programată;
i n = jn = 1 , dacă intrarea este redundantă.

112
I0
I0
I1 I 0
I1
I1
I15
I15
I15

--- ---
SI-0 SI-1 -------- SI-47
P0 P1 P47
S0
SAU-0 O0

S1
SAU-1 O1

S7
SAU-7 O7
_
CS
Fig. 4.55. Schema logică a unei FPLA

Programarea la nivelul intrărilor matricei SAU, permite formarea termenilor


sumă de forma:
47
Sr = ∑ t k ⋅ Pk ,
0
cu r=0, 1, …, 7 şi:
tk=0, dacă Pk este inactiv (programat);
tk=1, dacă Pk este activ (neprogramat);
În fig. 4.56 am prezentat o schemă concretă a unei FPLA, în care porţile ŞI sunt
pasive şi realizate cu diode Schottky înseriate cu pelicule fuzibile de crom-nichel, iar
porţile SAU sunt constituite din tranzistoare în conexiune colector comun (repetor pe
emiter), având pelicula fuzibilă conectată în emiter.

113
+VCC

RSI0 RSI1 RSI47


I0
I0 _
I0

I1
I1 _
I1

I15
I15
_
I15

P0 P1 P47

+VCC

S0
O0
RSAU0

+VCC

S1
O1
RSAU1

+VCC

S7
O7
RSAU7

Fig. 4.56. Schema concretă a unei FPLA

Programarea FPLA se realizează pe baza unui tabel, cu ajutorul unui


programator care permite selecţia şi arderea prin impulsuri de curent a fuzibilelor a
căror întrerupere este necesară.

114
Comparativ cu o memorie ROM cu acelaşi număr de intrări (16) şi de ieşiri (8),
PLA / FPLA este mult mai economică, prezentând o capacitate mult mai mică, 48
cuvinte x 8 biţi, faţă de 216 cuvinte x 8 biţi în cazul memoriei ROM.
În general, în cazul unor aplicaţii care presupun un număr mare de variabile de
intrare, principalele avantaje ale PLA / FPLA faţă de memoria ROM constau în
posibilitatea programării matricei ŞI şi a complementării variabilelor de ieşire.
Ca şi în cazul memoriilor ROM, extinderea capacităţii PLA / FPLA este
posibilă şi uzuală.

115
CAPITOLUL 4

Circuite logice secvenţiale

Circuitele logice combinaţionale, fig. 4.1, sunt considerate sisteme digitale de


ordin zero, având ca element reprezentativ poarta logică elementară. Ele sunt circuite
fără memorie şi se caracterizează prin faptul că semnalele de ieşire sunt combinaţii
logice ale semnalelor de intrare, relaţia 4.1, existând numai atâta timp cât semnalele de
intrare există.
La circuitele logice secvenţiale (c.l.s.), considerate sisteme de ordin ≥1, starea
ieşirilor depinde nu numai de starea actuală a intrărilor, dar şi de stările anterioare ale
circuitului. Din acest motiv, se spune că circuitele logice secvenţiale sunt circuite cu
memorie.
Schema bloc a unui circuit logic secvenţial este prezentată în fig. 5.1, în care
am notat cu x1, x2, …, xn intrările principale, cu y1, y2, …, ym – ieşirile principale, cu
q1, q2, …,ql – stările interne prezente ale circuitului şi cu q1’, q2’, …,ql’ - stările interne
următoare ale acestuia.

x y1
Intrări  x12 y2 Ieşiri
principale
x ym principale
 n
q1’ q1 q1’
∆t1
C.L.C
q2’ q2 q2’
∆t 2

ql’ ql ql’
∆t l

C.L.S.

Fig. 5.1. Schema bloc a unui circuit logic secvenţial

Expresiile ieşirilor şi stărilor următoare ale unui circuit logic secvenţial în


funcţie de intrări şi stările prezente pot fi scrise astfel:
yk=yk(x1, x2, …, xn, q1, q2, …, ql);
qi’= qi’(x1, x2, …, xn, q1, q2, …, ql). (5.1)
În această formă, relaţiile 5.1 definesc un automat Mealy.

116
În cazul în care yk nu depinde decât de intrările x1, x2, …, xn, spunem că
relaţiile 5.1 astfel modificate, definesc un automat de tip Moore.
Stările următoare qi’ devin prezente după un interval de timp determinat de
întârzierile ∆t1, ∆t2, …, ∆tl, special introduse în circuit.
Dacă ∆t1≠∆t2≠ …≠ ∆tl, spunem că c.l.s. este de tip asincron, iar dacă ∆t1=∆t2=
…= ∆tl= ∆t, deci modificarea stărilor are loc după un acelaşi interval de timp, ∆t, la
comanda unui impuls de tact, spunem că c.l.s. este de tip sincron.
Se observă că trecerea de la sisteme de ordinul zero (c.l.c.) la cele de ordin
superior (c.l.s) se face prin introducerea unor reacţii, care conferă ieşirilor circuitului o
autonomie parţială, la limită – totală, faţă de intrări, deci calitatea de memorie.

4.1. Circuite basculante bistabile SR


Circuitele basculante bistabile SR (CBB-SR) se obţin prin introducerea unei
reacţii într-un sistem elementar de ordin zero. Sistemul astfel obţinut este de ordin 1.
CBB-SR pot fi realizate în varianta asincronă, sincronă sau "Master-Slave"
(stăpân-sclav).

4.1.1. Circuitul basculant bistabil SR asincron


Circuitul basculant bistabil SR asincron, cunoscut - datorită proprietăţilor sale
de a memora - şi sub denumirea de latch (zăvor), poate fi realizat cu NOR-uri sau cu
NAND-uri.

4.1.1.1. Circuitul basculant bistabil SR asincron realizat cu NOR-uri


Circuitul basculant bistabil SR asincron realizat cu NOR-uri prezintă schema
din fig. 5.2 şi tabelul de tranziţie – tab. 5.1, în care s-a notat cu indice n - valoarea
logică prezentă şi cu n+1 - valoarea logică viitoare.
Expresia ieşirii Q a circuitului poate fi obţinută din schema din fig. 5.2, astfel:
Q n +1 = Sn +  R n + Q n  = Sn + R n ⋅ Q n . (5.2)
 
Eliminând negaţia în ambii membri ai relaţiei 5.2, obţinem:
Q n +1 = S n + R n ⋅ Q n . (5.3)
Un alt mod de a obţine expresia 5.3 îl reprezintă utilizarea diagramei VK din
fig. 5.3, în locaţiile căreia au fost trecute valorile logice ale lui Qn+1.
Completarea locaţiilor diagramei s-a făcut ţinând seama de tabelul de tranziţie,
tab. 5.1, astfel:

117
S R

S R
P1 P2
Q Q

Q Q
a) Schema logică b) Schema bloc

Fig. 5.2. CBB-SR asincron, varianta NOR

Tab.5.1. Tabel de tranziţie al CBB-SR asincron, varianta NOR

Sn Rn Qn+1
0 0 Qn
0 1 0
1 0 1
1 1 x

SnRn
Qn 00 01 11 10
0 0 0 x 1

1 1 0 x 1

R nQn Sn

Fig. 5.3. Diagrama VK pentru CBB-SR asincron - varianta NOR

- pentru SnRn = 00, Qn+1=Qn (prima linie a tabelului de tranziţie), deci valorile
logice ale lui Qn se trec în coloana SnRn = 00 a diagramei VK;
- pentru SnRn=01(10), Qn+1=0(1) indiferent de valorile lui Qn şi locaţiile din
coloana a doua (a patra) a diagramei VK se completează cu 0(1).
- pentru SnRn=11, ieşirile celor două porţi sunt forţate simultan în 0 logic, deci
s-ar ajunge la situaţia inadmisibilă în care:
Q n +1 = Q n +1 = 0 . (5.4)

Din acest motiv combinaţia de intrare SnRn=11 este interzisă (de obicei prin
logică suplimentară) iar în locaţiile corespunzătoare ale tab. 5.1 şi diagramei VK din
fig. 5.3, se pune semnul "x", specific locaţiilor în care funcţia este nedefinită.

118
În urma minimizării, se obţine relaţia 5.3.
Denumirile S (SET) şi R (RESET) ale intrărilor latch-ului SR asincron provin
din limba engleză şi au semnificaţiile: înscriere, respectiv ştergere.
Într-adevăr, observăm că pentru SnRn=10, intrarea de înscriere Sn este activată
şi în memoria elementară se înscrie 1 logic, deci Qn+1=1.
Similar, pentru SnRn=01, intrarea de ştergere Rn este activată şi memoria este
ştearsă: Qn+1=0.
Relaţia 5.3 se verifică cu uşurinţă pentru primele 3 linii ale tab. 5.1.

4.1.1.2. Circuitul basculant bistabil SR asincron realizat cu NAND-uri


Schema circuitului basculant bistabil SR asincron realizat cu NAND-uri este
prezentată în fig. 5.4, iar tabelul de tranziţie este tab. 5.2.
S R

S R
P1 P2
Q Q

Q Q
a) schema logică b) schema bloc

Fig.5.4. CBB-SR asincron, varianta NAND

Tab.5.2. Tabel de tranziţie al CBB-SR asincron, varianta NAND

Sn Rn Qn+1
1 1 Qn
1 0 0
0 1 1
0 0 x

Pe schema din fig. 5.4 putem scrie:


Q n +1 = Sn ⋅  R n ⋅ Q n  = Sn + R n ⋅ Q n ,
 

relaţie identică cu rel. 5.3, obţinută în cazul circuitului basculant bistabil SR realizat cu
NOR-uri.
Aceeaşi relaţie se obţine şi în urma minimizării funcţiei logice Qn+1 cu
ajutorul diagramei VK din fig. 5.5.
119
Sn R n
Qn 00 01 11 10
0 x 1 0 0

1 x 1 1 0

Sn R nQn

Fig. 5.5. Diagrama VK pentru CBB-SR asincron, varianta NAND

Indiferent de varianta de implementare adoptată, CBB-SR asincron prezintă


următoarele deficienţe:
- aceleaşi semnale care indică modul cum (în care) trebuie să se facă
înscrierea, dictează şi momentul când trebuie să aibă loc aceasta;
- pentru anumite tranziţii ale intrărilor circuitului, starea ieşirilor este
imprevizibilă.

Exemplu: Tranziţia 11→00 a intrărilor, poate aduce ieşirile Q, Q ale CBB din fig.
5.2 în oricare din cele două stări posibile. Astfel, pentru SnRn=11, ambele ieşiri vor fi
forţate în 0, Q = =0, validândQ prin intermediul legăturilor de reacţie porţile P1, P2.
Aplicând acum SnRn=00 şi admiţând că poarta P1 este mai rapidă, se va obţine un 1
logic la ieşirea , ceea ce determină
Q - prin reacţie - un 0 logic la ieşirea Q. Evident,
dacă aplicăm aceeaşi supoziţie pentru poarta P2, valorile logice ale ieşirilor se
inversează.

4.1.2. Circuitul basculant bistabil SR sincron


Circuitul basculant bistabil SR sincron se obţine din cel asincron prin adăugarea
a două porţi, 3 şi 4, validabile de un impuls de tact (fig. 5.6 şi 5.7).
Funcţionarea celor două CBB-SR sincrone fiind similară, ne vom limita la
explicarea funcţionării circuitului din fig. 5.6 a.
Observăm că pentru CLK = 1 , porţile 3 şi 4 sunt inhibate şi orice modificare a
lui S şi R nu va afecta CBB-ul SR asincron format din porţile 1 şi 2. Într-adevăr,
pentru CLK = 1 , intrările acestuia vor fi SnRn=00 şi, conform primei linii din tab. 5.1,
Qn+1=Qn şi ieşirile vor rămâne neschimbate.
Când CLK = 0 , porţile 3 şi 4 vor fi validate şi intrările S R , transformate în
SR, vor avea acces la intrările CBB-SR asincron, acţionând conform tab. 5.1.
Pentru o funcţionare sincronă a circuitului este necesar ca CLK = 0 , care
dictează când să se execute comenzile date de intrările S R , să apară numai după ce
acestea s-au stabilizat. Modificarea lui S R în intervalul de timp în care porţile de

120
intrare 3 şi 4 sunt deschise, conduce la o funcţionare asincronă a circuitului. Din acest
motiv, sunt necesare condiţii restrictive pentru relaţia de timp dintre CLK şi S R .

S CLK R

3 4
S CLK R
S R
Q Q
1 2

Q Q

a) schema logică b) schema bloc

Fig. 5.6. CBB-SR sincron, varianta NOR

S CLK R

3 4
S CLK R
S R
Q Q
1 2

Q Q

a) schema logică b) schema bloc

Fig. 5.7. CBB-SR sincron, varianta NAND

Circuitul din fig. 5.7 funcţionează similar, impulsul de tact fiind de această dată
activ pe palierul superior (1 logic) al impulsului de tact.

121
4.1.3. Circuitul basculant bistabil SR Master-Slave
După cum reiese din fig. 5.8, circuitul basculant bistabil SR Master-Slave
reprezintă o extensie serie a bistabilului SR sincron implementat cu NAND-uri (v. fig.
5.7). Schema logică este prezentată în fig. 5.9 a, iar diagramele impulsurilor CLK şi
CLK - în fig. 5.9 b şi c.

S CLK R

SM RM
M
QM QM

SS CLK RS
S
QS QS

Q Q

Fig. 5.8. CBB-SR-MS - Schema bloc

Funcţionare
În intervalul (1)-(2), v. diagramele b şi c din fig. 5.9, porţile de intrare (3M,
4M) şi de transfer (3S, 4S) sunt blocate, iar MASTER-ul este izolat atât de intrări cât şi
de SLAVE.
În intervalul (2)-(3), CLK=1 şi porţile 3M, 4M sunt validate, iar informaţia se
înscrie în MASTER; porţile 3S, 4S fiind blocate ( CLK = 0 ), bistabilul SLAVE este în
continuare izolat faţă de MASTER.
În intervalul (3)-(4) se repetă situaţia din intervalul (1)-(2) când MASTER-ul
era izolat atât de intrări cât şi de SLAVE.
În sfârşit, după momentul (4), porţile 3M, 4M sunt blocate (MASTER-ul
izolat faţă de intrări) iar porţile 3S, 4S sunt validate şi informaţia din MASTER se
transferă în SLAVE.
Concluzionând, înscrierea informaţiei în MASTER are loc înainte de
momentul (3) (posibil chiar pe frontul descrescător al CLK), iar transferul ei în

SLAVE (şi deci la ieşire) are loc după momentul (4) (deci pe acelaşi front descrescător
al CLK).

122
S CLK R

Porţi
intrare
3M 4M
CBB-SR
MASTER
sincron
CBB-SR
1M 2M MASTER
asincron

CLK
Porţi
transfer
3S 4S CBB-SR
SLAVE
sincron
CBB-SR
a) 1S 2S SLAVE
asincron

Q Q

CLK

"1" (2) (3)


b)

"0" (1) (4)


t

CLK

"1" (1) (4)


c)
(2) (3)
"0" t

Fig. 5.9. CBB-SR-MS: a) schemă; b), c) diagrame

Prin urmare, pentru înscrierea fără erori a informaţiei în CBB-SR-MS, este


necesar ca aceasta să rămână stabilă la intrare un interval de timp în jurul intervalului
(3)-(4).

123
Deşi realizează o mult mai bună separaţie între când şi cum trebuie să se
modifice informaţia memorată, CBB-SR-MS nu elimină dezavantajul reprezentat de
posibilitatea apariţiei tranziţiilor nedeterminate (v. tab. 5.1 şi 5.2).
Evident, se pot construi CBB-SR-MS care să comute pe tranziţia pozitivă a
impulsului de tact.

4.2. Circuite basculante bistabile de tip D


Circuitele basculante bistabile de tip D pot fi realizate în varianta asincronă,
sincronă şi Master-Slave.

4.2.1. Circuitul basculant bistabil de tip D asincron


Circuitul basculant bistabil de tip D asincron, fig. 5.10, se obţine dintr-un CBB-
SR asincron (fig. 5.2, tab. 5.1 sau fig. 5.4, tab. 5.2), prin ataşarea unui inversor în
scopul eliminării stărilor nedeterminate.

S R

Q Q

Fig. 5.10. Circuitul basculant bistabil de tip D asincron

Datorită inversorului, din tabelul 5.1 rămân numai liniile 2 şi 3 pentru care
D n = S n = R n , obţinându-se tabelul 5.3.

Tab. 5.3. Tabelul de tranziţie al CBB de tip D

Dn = S n = Rn Qn Qn+1
1 x 1
0 x 0

Deoarece repetă practic instantaneu la ieşire ceea ce i se aplică la intrare (v. tab.
5.3), circuitul nu prezintă interes practic.

124
4.2.2. Circuitul basculant bistabil de tip D sincron
Variantele de CBB tip D sincron perezentate în fig. 5.11 şi 5.12 au fost obţinute
prin ataşarea câte unui inversor circuitelor basculante bistabile SR sincrone din fig. 5.6
şi 5.7.
D

CLK

S R D CLK

Q Q Q Q

a) modul de obţinere b) schema bloc

Fig. 5.11. CBB-D sincron comandat de palierul inferior al CLK

CLK

S R
D CLK

Q Q Q Q

a) modul de obţinere b) schema bloc

Fig. 5.12. CBB-D sincron comandat de palierul superior al CLK

Ca şi în cazul CBB-SR sincron, pentru a realiza o comutare sincronizată de


CLK, este necesar ca informaţia de la intrarea D să se modifice în afara palierului activ
al impulsului de tact ( CLK = 0 pentru fig. 5.11 şi CLK=1 pentru fig. 5.12), în timpul
palierului respectiv aceasta trebuind să rămână stabilă. Apariţia palierului activ al
impulsului de CLK declanşază operaţiunea de înscriere a informaţiei în bistabil şi
permite citirea acesteia la ieşire.

Intervalul de timp scurs între momentul apariţiei informaţiei la intrarea


bistabilului şi momentul în care aceasta poate fi citită la ieşire, reprezintă o
temporizare comandată prin CLK. De fapt, denumirea de bistabil de tip D, provine din
englezescul DELAY=întârziere.
125
În fig. 5.13 am reprezentat schema logică a unuia din cele două latch-uri de tip
D a câte 2 biţi fiecare, din structura circuitului integrat CDB 475, iar în tab. 5.4 -
funcţionarea latch-ului respectiv.

D E (CLK)

Q0 Q0

Fig. 5.13. Schema logică a latch-ului de tip D din structura CI - CDB 475

Tab. 5.4. Explicativ pentru funcţionarea latch-ului de tip D din fig. 5.13

Mod Intrări Ieşiri


operare En Dn Qn+1 Qn + 1
Autorizare 1 0 0 1
date 1 1 1 0
Blocare date 0 x Qn Qn

Bistabilul de tip D sincron are numeroase aplicaţii practice, dintre care


amintim: latch-ul adresabil, memoria RAM, etc.

4.2.2.1. Latch-ul adresabil


Latch-ul adresabil, fig. 5.14, reprezintă o extensie paralel a circuitului basculant
bistabil (latch-ului) de tip D sincron din fig. 5.11 şi se compune din 8 astfel de circuite
bistabile şi un decodificator de adresă.

126
CLK DIN
A _
B DCD E
C 7 ... 1 0

D CLK D CLK D CLK


Q Q Q

Q7 Q1 Q0

Fig. 5.14. Latch-ul adresabil

Datele de intrare DIN sosesc într-o manieră serială, fiecare bit fiind distribuit la
intrările D ale celor 8 latch-uri sincrone. Combinaţia logică a liniilor de adresă A, B,
C, activează una din liniile de ieşire ale decodificatorului, selectând astfel latch-ul în
care urmează a fi înscrisă informaţia în timpul palierului activ al impulsului de CLK.
Evident, următorul bit de informaţie va fi dirijat de către combinaţia logică a liniilor de
adresă către un alt bistabil, ş.a.m.d.
Observăm că latch-ul adresabil este de fapt o memorie în care informaţia este
înscrisă bit cu bit, putând însă fi citită integral la ieşirile celor 8 bistabile. Prin urmare,
latch-ul adresabil poate fi privit şi ca un convertor serie-paralel.
Latch-ul adresabil realizează o bună separaţie între unde, când şi cum trebuie
să se înscrie informaţia. Astfel, combinaţia logică a liniilor de adresă stabileşte unde
(în ce bistabil) urmează a fi înscrisă informaţia, impulsul CLK dictează momentul
când să aibă loc înscrierea, iar valoarea logică a fiecărui bit din componenţa DIN
stabileşte modul cum urmează să se modifice informaţia din bistabilul selectat.

4.2.2.2. Memoria RAM


Memoria RAM (Random Acces Memory = memoria cu acces aleator) prezintă
schema din fig. 5.15 şi poate fi obţinută din latch-ul adresabil prin adăugarea la cele
două niveluri (de decodificare şi memorare) a unui al treilea nivel, de multiplexare.
Funcţionarea memoriei RAM cuprinde două regimuri de lucru şi anume:
înscrierea şi citirea informaţiei.
Regimul de înscriere se realizează pentru WE = 0 (Write Enable = autorizare de
înscriere), situaţie în care decodificatorul este activat în timp ce multiplexorul este
inhibat.

127
DCD _
Adrese WE
n E
1 din 2
n n
n
2
n
DIN 2 CELULE
DE MEMORIE
2n

_
MUX E

DOUT

Fig. 5.15. Memoria RAM

Combinaţia logică a celor n linii de adresă va activa una din cele 2n linii de
ieşire ale decodificatorului, selectând astfel una din cele 2n celule de memorare în care
urmează a se înscrie bitul de informaţie sosit pe linia de date DIN.
După epuizarea tuturor celor 2n combinaţii logice posibile ale liniilor de adresă,
un număr de 2n biţi sosiţi pe intrarea serială de date DIN se vor afla deja înscrişi în cele
2n locaţii ale memoriei RAM.
Regimul de citire se realizează pentru WE = 1 , situaţie în care multiplexorul
este activat, iar decodificatorul este inhibat.
Combinaţia logică a liniilor de adresă va selecta locaţia de memorie al cărei
conţinut trebuie să aibă acces la ieşirea MUX-ului.
Putem astfel avea acces practic instantaneu la informaţia stocată în oricare din
cele 2n celule de memorie, cu condiţia aplicării combinaţiei logice corespunzătoare a
liniilor de adresă.
Baleierea aleatoare (în orice ordine) a tuturor celor 2n combinaţii de adresă, va
permite o citire serială, într-o ordine oarecare, a conţinutului tuturor celor 2n locaţii de
memorie.

4.2.3. Circuitul basculant bistabil D Master-Slave


Circuitul basculant bistabil D Master-Slave se obţine, ca şi omologul său în
variantă SR, din două bistabile D sincrone conectate în cascadă şi comandate în
contratimp de impulsul de CLK.
În funcţie de tipul de bistabile D sincrone din care este constituit, bistabilul D
Master-Slave poate comuta fie pe frontul anterior, fie pe cel posterior al impulsului de
CLK.

128
Dintre cele mai frecvente aplicaţii ale sale, menţionăm registrele: registrul de
deplasare serie, paralel, combinat, universal, etc.

4.2.3.1. Registrul de deplasare serie


Registrul de deplasare serie, fig. 5.16, este format din 4 bistabili de tip D
Master-Slave.

DIN D0 Q0 D1 Q1 D2 Q2 D3 Q3 DOUT

CLK CLK CLK CLK


CLK
Fig. 5.16. Schema generală a unui registru de deplasare serie

În timpul funcţionării, latch-urile de tip master sunt deschise simultan pentru


CLK=0, cele de tip slave fiind închise. În timpul tranziţiei din 0 în 1 a semnalului de
CLK, latch-urile master se blochează iar cele slave se deschid şi primesc informaţia
din master. Se remarcă faptul că în nici un moment nu există o cale deschisă între
intrarea şi ieşirea registrului.
Pe baza schemei din fig. 5.16 putem scrie următoarele relaţii:
DOUTn=Q3n=D3n-1=Q2n-1=D2n-2=Q1n-2=D1n-3=Q0n-3=D0n-4=DINn-4 (5.5)
Se observă că informaţia DIN ajunge la ieşirea registrului după 4 impulsuri de
tact.
Registrele de deplasare pot fi construite atât în variante statice cât şi în
variante dinamice. În cazul structurilor dinamice va trebui impusă o frecvenţă minimă
a semnalului de ceas pentru ca datele înscrise în celulele de memorare să se poată
regenera sigur prin transferul în celulele următoare
Registrele de deplasare serie pot fi utilizate ca memorii cu acces serie (SAR -
Serial Acces Memory/Register). Ele sunt construite pentru un număr foarte mare de
biţi, creşterea numărului de celule de memorare neavând nici un fel de implicaţii
asupra numărului de conexiuni externe ale integratului.

4.2.3.2. Registrul paralel


Registrul paralel (de stocare, tampon) prezentat în fig. 5.17, este format din 4
bistabili de tip D acţionaţi sincron de un tact comun.
În momentul aplicării tactului, cuvântul binar de 4 biţi prezent la intrările I0,
I1, I2, I3, este înscris în cele 4 celule de memorie şi poate fi citit la ieşirile Q0, Q1, Q2,
Q3.
Funcţia principală a unui astfel de registru este aceea de a stoca temporar
anumite configuraţii binare în scopul unui acces uşor la ele în vederea prelucrării.

129
I3 I2 I1 I0
CLK
CLK D CLK D CLK D CLK D

Q Q Q Q

Q3 Q2 Q1 Q0
Fig. 5.17. Schema generală a unui registru paralel

Registrul paralel este memoria zonelor de viteză maximă dintr-un sistem digital
de prelucrare a datelor.

4.2.3.3. Registrul combinat


Cele două tipuri de registre tratate mai sus sunt utilizate în aplicaţii în care
transferul datelor se face fie numai paralel, fie numai serie. Registrele combinate
permit trecerea de la transferul paralel la cel serie şi invers.
În fig. 5.18 prezentăm un registru combinat (paralel-serie sau serie-paralel) de
4 biţi.
SI I0 I1 I2 I3

S/P

1 2 1 2 1 2 1 2

D D D D

CLK Q CLK Q CLK Q CLK Q

CLK
Q0 Q1 Q2 Q3 (SO)

Fig. 5.18. Schema generală a unui registru combinat

130
Pentru S/P = 0, sunt validate porţile 2 şi datele de intrare I0, I1, I2, I3 au acces
la intrările celor 4 bistabile. Încărcarea paralel are loc în momentul aplicării impulsului
de CLK.
Pentru S/P = 1 sunt validate porţile 1, astfel încât registrul realizează o
deplasare serie a datelor de la stânga la dreapta, cu câte un bit pentru fiecare impuls de
CLK.
Registrul poate funcţiona ca un convertor paralel-serie, datele fiind introduse
paralel la intrările I0, I1, I2, I3 şi fiind extrase serie la ieşirea SO (Serial Output) a
circuitului.
În regim de convertor serie-paralel, datele se introduc de o manieră serială la
intrarea SI (Serial Input) şi sunt extrase paralel la ieşirile Q0, Q1, Q2, Q3.

4.2.3.4. Registrul universal bidirecţional de 4 biţi


Registrul universal bidirecţional de 4 biţi SN 74194, fig. 5.19, acoperă practic
toate variantele de registre prezentate anterior.
Caracteristicile funcţionale ale acestui tip de registru sunt prezentate în tabelul
de funcţionare - tab. 5.5.

RI(2) I0(3) I1(4) I2(5) I3(6) LI(7)


S0(9)

S1(10)

D Q D Q D Q D Q

CLK CL CLK CL CLK CL CLK CL

CLK (11)

CL(1)

Q0(15) Q1(14) Q2(13) Q3(12)


(LO) (RO)

Fig. 5.19. Registrul universal bidirecţional de 4 biţi (SN 74194)

131
Circuitul integrat SN 74194 prezintă comenzi logice speciale care-i sporesc
domeniul de aplicabilitate. Funcţionarea sincronă a circuitului este determinată de cele
două intrări de selecţie a modului de lucru, S0 şi S1. După cum rezultă şi din tabelul de
funcţionare, datele pot fi introduse şi deplasate de la stânga la dreapta, de
la dreapta la stânga, sau introduse paralel, încărcând simultan în registru toţi cei 4 biţi.
Dacă ambele intrări de selecţie S0 şi S1 sunt în stare "jos", datele existente în registru
sunt păstrate. Terminalele RI (Right Input) şi LI (Left Input) sunt intrări seriale pentru
deplasarea la dreapta, respectiv la stânga a datelor şi nu interferează în nici un fel cu
operaţiunea de încărcare paralel a datelor.
Intrările de selecţie şi de date trebuie să se stabilizeze cu un anumit interval de
timp înaintea apariţiei frontului pozitiv al CLK, ele devenind active numai după acest
moment.

Tab. 5.5. Tabelul de funcţionare al registrului universal SN 74194

Mod de Intrări Ieşiri


operare CLK CL S1 S0 RI LI In Q0 Q1 Q2 Q3

Ştergere X L X X X X X L L L L
Hold X H l(b) l(b) X X X q0 q1 q2 q3
Deplasare ↑ H h l(b) X l X q1 q2 q3 L
la stânga ↑ H h l(b) X h X q1 q2 q3 H
Deplasare ↑ H l(b) h l X X L q0 q1 q2
la dreapta ↑ H l(b) h h X X H q0 q1 q2
Încărcare
paralel ↑ H h h X X in i0 i1 i2 i3

H = nivel de tensiune ridicat; h = idem, stabilit anterior tranziţiei L→H a CLK;


L = nivel de tensiune coborât; l = idem, stabilit anterior tranziţiei L→H a CLK;
in(qn) = stările intrărilor (sau ieşirilor) stabilite anterior tranziţiei L→H a CLK;
X = indiferent; ↑ = tranziţie L→H a CLK.
Notă: (b) Tranziţia H→L a intrărilor S0 şi S1 trebuie să se producă numai în timp ce
CLK este H pentru operaţii convenţionale.

Circuitele basculante bistabile de tip SR şi D fac parte din sistemele de ordinul I.


Ne ocupăm în continuare de alte două tipuri de bistabile, T şi JK, care, prezentând
câte o reacţie suplimentară, sunt considerate sisteme de ordinul II.
O secvenţă aplicată la intrarea unor astfel de sisteme, generează la ieşire un
răspuns parţial corelat cu aceasta şi puternic influenţat de secvenţele anterioare prin
starea în care s-a aflat sistemul înainte de aplicarea secvenţei.
În paralel cu evoluţia ieşirilor evoluează şi starea, autonomia parţială a ieşirilor
faţă de intrări fiind conferită tocmai de această evoluţie paralelă.

132
4.3. Circuite basculante bistabile de tip T
Circuitul basculant bistabil de tip T se obţine dintr-un bistabil D prin
introducerea unei reacţii suplimentare ieşire-intrare, aplicată prin intermediul unui
circuit logic combinaţional elementar, fig. 5.20.
T

CLK T
CLK D
Q Q
Q

Q
a) modul de obţinere b) schema bloc

Fig. 5.20. Circuitul basculant bistabil de tip T sincron

Tab. 5.6. Tabelul de tranziţie al circuitului basculant bistabil de tip T

Tn Qn+1
0 Qn
1 Qn

Din tabelul de tranziţie, tab. 5.6, se poate deduce expresia funcţiei de ieşire;
Q n +1 = Q n Tn + Q n Tn = Q n ⊕ T . (5.6)
Bistabilul T din fig. 5.20 nu îndeplineşte funcţia de memorie propiu-zisă (cum
este cazul bistabilelor SR şi D), având un comportament definit atât de intrare cât şi de
starea în care se află. El este cel mai simplu sistem automat şi este utilizat, spre
exemplu, la construirea numărătoarelor asincrone.

4.4. Circuite basculante bistabile de tip JK


Reamintim faptul că bistabilul D a apărut ca urmare a necesităţii de a înlătura
tranziţiile nedeterminate ale bistabilelor SR. Acelaşi efect de eliminare a tranziţiilor
nedeterminate se poate obţine prin introducerea de reacţii suplimentare în structurile
SR.

133
4.4.1. Circuitul basculant bistabil JK asincron
Bistabilul JK asincron, fig. 5.21, poate fi obţinut din bistabilul SR asincron
prin introducerea unei reacţii.

J K

S R

Q Q
Fig. 5.21. Schema circuitului basculant bistabil JK asincron

Din fig. 5.21 se poate deduce succesiv funcţia de ieşire a circuitului:


Sn = J n Qn ; (5.7)
R n = K nQn ; (5.8)

Q n +1 = K n Q n + (J n Qn + Q n ) = (K n Q n )(J n Qn + Q n ) =
= (K n + Qn )(J n Qn + Q n ) = K n J n Qn + K n Q n + J n Qn ;
Qn +1 = J n Qn + K n Qn . (5.9)
Ţinând seama de rel. 5.9 şi tabelul de tranziţie al CBB-SR asincron, tab. 5.1,
putem alcătui tab. 5.7.

Tab. 5.7. Tabelul de tranziţie al CBB-JK asincron

Jn Kn Sn Rn Qn+1
0 0 0 0 Qn
0 1 0 Qn 0
1 0 Qn 0 1
1 1 Qn Qn Qn
Se observă că pentru Jn=Kn=1, se obţine la ieşire Q n +1 = Q n , deci ieşirile
oscilează permanent între 0 şi 1 logic.

134
4.4.2. Circuitul basculant bistabil JK sincron
Schema CBB-JK sincron, fig. 5.22, se obţine din cea precedentă prin
introducerea unei borne suplimentare pentru tact iar tabelul de tranziţie este tab. 5.8.

J CLK K

Q Q

Fig. 5.22. Schema circuitului basculant bistabil JK sincron

Tab. 5.8. Tabelul de tranziţie al circuitului basculant bistabil JK sincron

Jn Kn CLK Qn+1
0 0 0→1 Qn
1 0 0→1 1 Funcţionare
0 1 0→1 0 sincronă
1 1 0→1 Qn
x x 0 Qn Circuit blocat
0→1 0 1 1 Funcţionare
0 0→1 1 0 asincronă

Se observă că prin legarea împreună a intrărilor J şi K se obţine un bistabil de


tip T care, pentru Jn=Kn=Tn=1, basculează dintr-o stare în alta la comanda impulsului
de CLK.

135
4.4.3. Circuitul basculant bistabil JK Master-Slave
Bistabilul JK-MS se obţine prin conectarea în cascadă a două CBB-JK
sincrone, transferul informaţiei în secţiunea slave având loc pe frontul descrescător al
impulsului de CLK. Tabelul de tranziţie este tot tab. 5.7.

4.4.3.1. Numărătorul asincron


Numărătorul asincron, fig. 5.23, utilizează 4 circuite basculante bistabile JK
Master-Slave, în regim de circuit basculant bistabil de tip T: Jn=Kn=Tn=1.

CLK “1”

CLK
_ T CLK T CLK
_ T CLK T
_ _
Q Q Q Q Q Q Q Q

20 21 22 23

A0 A1 A2 A3

Fig. 5.23. Schema numărătorului asincron

Acest circuit se caracterizează prin faptul că impulsul de CLK nu acţionează


asupra tuturor bistabilelor de tip T, ci numai asupra primului, ieşirile fiecărui bistabil
fiind conectate la intrarea de CLK a bistabilului următor.
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

CLK t

A0 t

A1 t

A2 t

A3 t

Fig. 5.24. Diagramele de semnal ale numărătorului asincron

În plus, toate intrările T ale bistabilelor fiind permanent conectate la 1 logic,


valoarea logică a ieşirii fiecărui bistabil se modifică pe frontul negativ al impulsurilor
136
primite pe intrarea de CLK, v. fig.5.24.

4.5. Conversia circuitelor basculante bistabile


În numeroase aplicaţii este necesară utilizarea unui anumit tip de CBB,
practic fiind disponibil un altul. În aceste condiţii, de mare ajutor sunt ecuaţiile logice
de legătură dintre diferite tipuri de bistabille, relaţii ce se pot obţine pe baza tabelului
comparativ, tab. 5.9.
Tab. 5.9. Tabel comparativ al diferitelor tipuri de CBB

Tip CBB
SR D T JK
SnRn Qn+1 Dn Qn+1 Tn Qn+1 JnKn Qn+1

00 Qn 00 Qn
Tabelul de 01 0 0 0 0 Qn 01 0
adevăr 10 1 10 1
11 ? 1 1 1 Qn 11 Qn
Qn+1 Sn+ R n Qn D n = Sn = R n Tn Qn+Tn Qn Jn Qn + K n Qn
Ecuaţiile
logice
Q n +1 Rn+ Sn Qn D n = Sn = R n Tn Qn +TnQn J n Qn +KnQn

4.5.1. Conversia în T
Pentru realizarea conversiei JK→T sau D→T, trebuie găsită relaţia dintre
intrarea T a bistabilului simulat şi intrările JK sau D ale bistabilului disponibil - fig.
5.25.
T Q
X CBB
JK sau D
CLK Q

Fig. 5.25. Conversia în T: punerea problemei

Pentru aceasta se construieşte tabelul ajutător 5.10 astfel: în primele două


coloane se trec toate combinaţiile logice posibile ale intrării (Tn) şi stării (Qn)
bistabilului simulat, în următoarele două coloane - valorile logice ale intrărilor JnKn şi
Dn, completate numai după trecerea în ultima coloană a valorilor logice ale ieşirii Qn+1
a bistabilului simulat.
137
Tab. 5.10. Explicativ pentru realizarea conversiilor în T

Tn Qn JnKn Dn Qn+1
0 0 0x 0 0
0 1 x0 1 1
1 0 1x 1 1
1 1 x1 0 0

Completarea cu valorile logice corespunzătoare a coloanelor JnKn şi Dn se


face pornind de la valorile logice ale stării prezente şi viitoare (Qn şi Qn+1), după o
studiere atentă a tab. 5.9.
Astfel, situaţia Qn=0, Qn+1=0, se obţine atunci când JnKn=00 sau 01, deci
JnKn=0x, unde prin "x" înţelegem "indiferent". Qn=1 şi Qn+1=1 se obţine când JnKn=00
sau 10, deci JnKn=x0, ş.a.m.d.
Similar se procedează cu coloana lui Dn.
O dată completat tab. 5.10, se poate trece la sinteză, construind diagramele
VK pentru funcţiile de ieşire Jn, Kn şi Dn - fig. 5.26.

Qn Qn Qn
Tn 0 1 Tn 0 1 Tn 0 1

0 0 x 0 x 0 0 0 1

1 1 x 1 x 1 1 1 0

a) Jn=Tn b) Kn=Tn c)Dn=Tn Q n + Tn


Qn=Tn⊕Qn

Fig. 5.26. Sinteza funcţiilor de ieşire ale blocului X din fig. 5.25

Cu aceste rezultate, schema generală din fig. 5.25 capătă aspectele concrete
din fig. 5.27.

T J Q Q D Q Q
T
CLK CLK
K Q Q CLK CLK Q Q
a) JK→T b) D→T

Fig. 5.27. Conversiile în T

138
4.5.2. Conversia în SR
Procedând similar obţinem tab. 5.11 care permite implementarea circuitelor
de conversie JK→SR şi D→SR.

Tab. 5.11. Explicativ pentru realizarea conversiilor în RS

SnRn Qn JnKn Dn Qn+1


00 0 0x 0 0
00 1 x0 1 1
01 0 0x 0 0
01 1 x1 0 0
10 0 1x 1 1
10 1 x0 1 1
11 0 xx x 0/0
11 1 xx x 1/0

139