Documente Academic
Documente Profesional
Documente Cultură
Notă: În funcţie de valoarea coordonatei IA0 , punctul M se poate situa mai jos sau
mai sus pe caracteristica statică a diodei, determinând o pantă (tgα) mai mică sau
mai mare, deci o tensiune de prag (VP) mai mică sau mai mare. Rezultă că punctul de
frângere (VP) al caracteristicii (b) variază în funcţie de poziţia lui M şi nu coincide
obligatoriu cu VP - ul determinat pe caracteristica statică reală din fig.2.1, diagrama
a.
1
intervalul (Vstr , 0), respectiv închis (IA→∞) pentru VA≥VP=0. Limitarea curentului în
acest ultim interval rămâne în sarcina elementelor de circuit înseriate cu dioda.
IA
(c) (b)
(d)
(a)
IA0
M 1
(b) α = arctg
Vstr I0 Rd
VA
O Vp α ≈ 90o
(a)
Fig. 2.2. Cea mai simplă schemă Fig. 2.3. Caracteristicile de intrare
cu TB în conexiune EC ale unui TB în conexiune EC
IC
VCC
RC B
B’
RAN
IB
SAT
IB=0
IB= -ICB O
A’
A
BL. VCC VCE
VCE sat VCE (B’)
Atragem atenţia asupra faptului că tranzistorul din fig. 2.2 este de tip npn, ceeace
face ca joncţiunile BE şi BC să fie de tip pn, deci să se deschidă numai atunci când
tensiunile sunt aplicate cu + pe bază şi – pe emiter / colector şi numai dacă
diferenţele de potenţial respective depăşesc 0,6V.
Creşterea lui VBE peste valoarea VBE ON ≈ 0,6 V , conduce la creşterea IB (vezi
caracteristica de intrare din fig. 2.3) şi implicit la creşterea lui IC (IC≈βNIB).
Punctul de funcţionare al tranzistorului se va deplasa de la A′ către B pe dreapta
de sarcină, fig. 2.4, traversând regiunea activă normală (RAN) a caracteristicilor de
ieşire. În această zonă, polarizările joncţiunilor se prezintă ca în fig. 2.6, adică
joncţiunea BE este direct şi suficient polarizată, deci deschisă, iar joncţiunea BC –
invers polarizată. Acest mod de polarizare, specific pentru RAN, favorizează
3
producerea binecunoscutului “efect de tranzistor” studiat în cadrul electronicii
analogice.
Crescând şi mai mult VBE până la atingerea valorii VBEsat= 0,7 V, punctul de
funcţionare al tranzistorului ajunge în B, fig. 2.4, deci la limita zonei de saturaţie.
Polarizările joncţiunilor se prezintă ca în fig. 2.7, ambele joncţiuni fiind direct şi
suficient polarizate, deci deschise.
+VCC +VCC
IC=0 RC IC>0 RC
VBC=VBE-VCE<0
VBC=VBE-VCE<0
VCE=VCC VCE=VCC-RCIC
VBE<0,6V VBE≥0,6 V
+VCC
VCC
IC≈
RC RC
VBC=0,6 V
VCEsat = 0,1 V
VBEsat = 0,7 V
4
+VCC +VCC
VCC
IC=0 RC IC = RC
RC
K VCE=VCC K VCE=0
a) TB blocat b) TB saturat
Fig. 2.9. Schemă pentru studierea Fig. 2.10. Diagrame pentru ilustrarea
regimului de comutaţie al TB regimului de comutaţie al TB
- + B + -
Întrucât baza este de tip “p”, electronii difuzaţi devin aici purtători de sarcină
minoritari în exces, a căror evacuare urmează să înceapă în momentul t2 al primirii
comenzii de blocare şi va dura un interval de timp egal cu ts.
Creşterea vitezei de comutaţie a tranzistorului bipolar presupune micşorarea
timpilor tcd şi tci, acţionând asupra componentelor lor celor mai importante: tcr,
respectiv ts.
Soluţiile pentru micşorarea timpilor de comutaţie vizează atât proiectarea
specifică a circuitelor electronice, cât şi tehnologia de fabricaţie a tranzistoarelor din
componenţa lor.
Astfel, o soluţie pentru micşorarea tcd o constituie conectarea în paralel cu RB,
fig. 2.9, a unei capacităţi CB, cu rolul de a şunta (scurtcircuita) în regim dinamic (la
momentele de salt t1 şi t2) rezistenţa RB şi de a realiza în acest mod un curent de bază
iB mai mare (fig. 2.10 b , desenat cu linie întreruptă) care să forţeze la rândul său o
evoluţie mai rapidă a lui ic şi, prin urmare, să determine o micşorare a timpului de
creştere.
6
VD VD
D
IB
VCE VCE
RB 1 RB 2
VBE VBE
(a) (b)
Fig. 2.12. O metodă de eliminare Fig. 2.13. O altă metodă de eliminare
a timpului de stocare a timpului de
stocare
Aplicînd K II pe ochiul de circuit din fig. 2.12, obţinem:
VD=RB2IB + VBE – VCE, (2.10)
şi din condiţia de deschidere a diodei:
VD ≥ 0,6 V, (2.11)
rezultă:
RB2IB + VB E - VCE ≥ 0,6 V (2.12)
Ţinând seama de faptul că VB EON ≈ 0,6 V , condiţia de deschidere a diodei
devine:
VC E ≤ RB 2 IB. (2.13)
Prin urmare, alegându-l convenabil pe RB2, se poate aranja ca în momentul în
care VC E (vezi fig. 2.4) scade sub o anumită valoare,
VCE (B′) = R B 2 I B > VC E (B) = VCE sat , (2.14)
dioda D să se deschidă şi curentul de bază IB să rămână fixat la valoarea
corespunzătoare punctului B′. În acest mod saturaţia este evitată, iar valorile I C( B′) ,
VC E ( B′) sunt foarte apropiate de cele corespunzătoare punctului B, deci saturaţiei.
Schema din fig. 2.13, care este de fapt schema unui tranzistor Schottky,
realizează evitarea intrării în saturaţie a tranzistorului într-o manieră similară cu cea
descrisă mai sus.
Într-adevăr, scriind K II pe schema din fig. 2.13, a, obţinem:
VD= VB E - VC E, (2.15)
şi ţinând seama de faptul că la dioda Schottky tensiunea de prag este 0,35 V, condiţia
de deschidere a diodei se poate scrie:
VD=VB E –VC E ≥ 0,35 V (2.16)
sau, ţinând seama de faptul că VBEON ≈ 0,6 V :
VC E ≤ 0,25 V. (2.17)
Se observă uşor că, întrucât VC ESat = 0,1 ÷ 0,2 V , condiţia 2.14 este satisfăcută
şi în acest caz.
Micşorarea timpilor de comutaţie prin soluţii tehnologice vizează reducerea
capacităţii de barieră a colectorului şi creşterea vitezei de recombinare a purtătorilor în
bază prin doparea acesteia cu atomi de aur.
7
1.3. Regimul de comutaţie al tranzistorului unipolar
Considerăm un tranzistor unipolar de tip TECMOS cu canal indus în
conexiune “sursă comună”, fig. 2 .14, şi caracteristicile sale de transfer şi de ieşire, fig.
2.15 şi 2.16.
+VDD
iD RD
T1 ID
CP Et.
RG
vGS vDS urm.
vG 0 VGS
(T2) VP
Ω Regiunea de
închidere VGS
VGS=VP
A
0 VDS
Bl VDD
8
Conectând la intrarea circuitului din fig. 2.14 un generator de tensiune
dreptunghiulară vG de rezistenţă internă RG şi ţinând seama de capacităţile care apar la
ieşire, obţinem diagramele de semnal din fig.2.17.
vG ≡ vGS
(a) Vp
t2 t
0 t1
vDS
VDD
(b)
t
0 tcd tci
Cgd
G D
Rds Cds
VGS gmVGS VDS
Cgs
S S
Prin urmare, la ieşirea circuitului din fig. 2.14 se va “vedea” nu numai capacitatea
parazită Cp, datorată conexiunilor, ci şi capacitatea de ieşire drenă-sursă a lui T1,
Cds1, împreună cu capacitatea de intrare grilă-sursă a tranzistorului T2 din etajul
următor, Cgs2 .
Rezultă o capacitate echivalentă situată între drenă şi sursă:
Cech = Cp + Cds 1 + Cgs 2,
(2.19)
având o valoare de aproximativ 5 pF.
9
În intervalul 0 ÷ t1 , fig. 2.17, vGS < Vp şi, aşa cum rezultă din caracteristica de
transfer din fig. 2.15, ID = 0, deci tranzistorul este blocat şi VDS=+VDD (vezi fig. 2.16).
Capacitatea Cech se va încărca prin RD la valoarea +VDD, cu o constantă de timp
τ = R D ⋅ Cech .
În momentul t1 se produce saltul pozitiv al tensiunii de intrare vGS, salt care
depăşeşte valoarea lui Vp şi deschide tranzistorul T1. Capacitatea Cech se descarcă pe
rezistenţa drenă-sursă (rt) a tranzistorului în stare de conducţie cu o constantă de timp
τ1 = rt ⋅ C ech , (2.20)
corespunzătoare comutaţiei directe a tranzistorului (din starea de blocare în starea de
conducţie). Tensiunea de ieşire vDS se apropie de 0, pe măsură ce punctul de
funcţionare se deplasează de la A către B, fig. 2.16.
În tot intervalul t 1 ÷ t 2 , tranzistorul T1 conduce, aflându-se în regiunea ohmică.
În momentul t2 al producerii saltului negativ al tensiunii de intrare, T1 se
blochează şi Cech se va reîncărca prin RD la valoarea +VDD cu constanta de timp:
τ 2 = R D ⋅ C ech , (2.21)
corespunzătoare comutaţiei inverse a tranzistorului (din starea de conducţie
corespunzătoare regiunii ohmice, în starea de blocare).
Durata comutaţiei directe şi inverse se calculează cu relaţiile aproximative:
t cd ≅ 2,3 ⋅ τ1 = 2,3 ⋅ rt Cech ; (2.22)
t ci ≅ 2,3 τ 2 = 2,3 ⋅ R D C ech . (2.23)
Întrucât rt ≈10 KΩ, iar RD≈100 KΩ, rezultă că :
t c i ≅ 10 ⋅ t c d , (2.24)
fapt pe care am încercat să-l ilustrăm în fig. 2.17, b.
+VDD +VDD
VDD
ID=0 RD ID =
RD RD
K VDS=VDD K VDS=0
a) Blocat b) Saturat
10
1.4. Comparaţie între tranzistorul unipolar şi cel bipolar
Prezentăm în tabelul 2.1, o interesantă comparaţie între tranzistoarele unipolare
şi cele bipolare.
Tab. 2.1
Tranzistor Tranzistor
Nr.
Criteriul de comparaţie unipolar bipolar Observaţii
crt.
(TU) (TB)
Numărul de operaţii de
Avantaj
1 bază în procesul de 35 140
TU
fabricaţie
De 5 ÷ 10 ori Avantaj
2 Rebuturi –preţ de cost -
mai mic TU
Avantaj
3 Suprafaţă ocupată pe 0,0009 mm2 0,04 mm2
TU
placheta de siliciu
Avantaj
4 Rezistenţa de intrare 1012 ÷ 1018Ω 1 ÷ 5 KΩ
TU
Cu circuite de
Avantaj
5 Cuplajul dintre etaje Direct polarizare şi
TU
depl. de nivel
Realizarea de
Rezistenţă Nu pot fi Avantaj
6 rezistenţe de valori
activă MOS realizate TU
mari
Rezistenţă de trecere a
Avantaj
7 tranzistorului saturat ≈10 K Ω 1 ÷ 30 Ω
TB
(rt)
Avantaj
8 Factor de zgomot mare mic
TB
Avantaj
9 Timp de comutare mare mai mic
TB
Se observă cu uşurinţă că tranzistoarele bipolare sunt superioare în ceea ce
priveşte timpii de comutaţie, în timp ce TECMOS-urile sunt superioare din punct de
vedere al puterii consumate, al densităţi de asamblare , al preţului de cost, etc.
Tab. 2.2. Explicativ pentru cele două tipuri de logică: pozitivă şi negativă
În cele ce urmează vom prezenta numai circuite care lucrează în logică pozitivă.
12
CAPITOLUL 2
+E +E
+E
D1 D2
R D1 R R
(D2)
y=0 y=0 y=1
D1 D2
V0=0 D2 V0=0 V0=+E
(D1)
Fig. 3.2. Explicativă pentru înţelegerea funcţionării circuitului logic ŞI (AND) pasiv
14
Tab. 3.2. Tabelul de adevăr al
funcţiei SAU (OR)
x1 D1
x2 y x2 x1 y
D2
0 0 0
VI1 VI2 0 1 1
R V0 1 0 1
1 1 1
+E +E
D1(D2) D1 D2
D1 D2 D2(D1)
R V0=0 R V0=+E R V0=+E
Fig. 3.4. Explicativă pentru înţelegerea funcţionării circuitului logic SAU (OR) pasiv
15
+Vcc Tab. 3.3. Tabelul de adevăr al
funcţiei NU (NOT)
RC
y
RB1 x y
x
0 1
T 1 0
VI RB2 V0
RC RB1 RC
y=1
y=0
T T
VBE VBE V0=0
RB1 RB2 V0=+Vcc RB2
a) x=0 b) x=1
16
+Vcc
Tabelul de adevăr 3.5 se obţine din tab. 3.2 prin negarea valorilor logice din
coloana funcţiei de ieşire y.
17
2.2.1. Circuite logice integrate realizate în tehnologie bipolară
Circuitele logice integrate realizate în tehnologie bipolară au cunoscut în
decursul timpului mai multe tipuri de structuri de bază cum ar fi: RTL, DTL, TTL,
HTTL, etc.
Este suficient ca un singur tranzistor din cele trei să fie saturat (xi=1, pentru
orice i) pentru ca V0=VCEi≈0,1V, deci y=0 logic. Aceeaşi situaţie se repetă şi în cazul
în care două sau chiar toate cele 3 tranzistoare primesc 1 logic la intrare. Analizând
tabelul 3.6, observăm că funcţia logică îndeplinită de circuitul din fig. 3.9 este SAU-
NU (NOR).
18
2.2.1.2. Circuite logice DTL
Circuitele logice DTL (Diodă-Tranzistor-Logic) prezintă structura de bază din
fig. 3.10 şi tabelul de adevăr – tab. 3.7.
+Vcc
Tab. 3.7. Tabelul de adevăr al
R RC funcţiei ŞI-NU (NAND)
y
x1 D3 D4 x2 x1 y
D1
T 0 0 1
x2 D2 V0 0 1 1
RB2 1 0 1
VI1 VI2
1 1 0
ŞI (AND) NU (NOT)
Schema din fig. 3.10 provine din cea din fig. 3.7, în care rezistenţa RB1 a fost
înlocuită cu diodele D3 şi D4, având rolul de a asigura o deplasare cu 2·0,7V=1,4V a
nivelului logic superior al intrării porţii, nivel care determină trecerea tranzistorului T
din starea de blocare în cea de saturaţie. În rest, funcţionarea este identică cu cea a
circuitului ŞI-NU (NAND) descris în § 3.1.2.2.
19
+Vcc (5V)
R1 R3 R4
4K 1,6K 130
B1 B4
B2 T4
B x2 A
x1 T2
A T1 D y = x1 ⋅ x2
y B
B3
T3
VIA=VI b) simbol
D1 D2 R2 V0
1K
a) schemă
x2 x1 y
0 0 1
0 1 1
1 0 1
1 1 0
20
+Vcc (5V)
R1 R3 R4
4K 1,6K 130
B4
B1 T4
x2 B2
B T2
DBE12 DBC1 D
x1 B3 y
A T3
DBE11
VIA=VI R2 V0
1K
3
C (1,1;2,7)
2
1
0,1 D (1,6;0,1)
VI[V]
0 0,5 1,1 1,7
Zona \ Trz. T1 T2 T3 T4
(1) RAN BL. BL. RAN
(2) SAT. RAN BL. RAN
(3) SAT. RAN RAN RAN
(4) RAI SAT. SAT. BL.
T1
VCE1
Fig. 3.14. Explicativă pentru starea tranzistorului T1
şi anume:
VCE1 = VBE11 - VBC1, (3.6)
deci:
0,1 < VCE1 ≤ 0,35, (3.7)
şi T1 se află în RAN, foarte aproape de saturaţie.
Tranzistorul T2 este blocat deoarece VBE2 < 0,6V.
Tranzistorul T3 este blocat deoarece VBE3 = R2IE2 = 0.
22
Tensiunea V0(1) poate fi evaluată din fig 3.15, obţinută din fig 3.12 prin
eliminarea tranzistoarelor T1 (neinteresant) şi T2, T3 (blocate).
Putem scrie:
V0(1) = VCC - R3IB4 - VBE4 - VD. (3.8)
Neglijând termenul R3IB4 (IB4 ≈ 0), obţinem:
V0(1) ≈ VCC - VBE4 - VD = 5 - 0,7 - 0,7 = 3,6V. (3.9)
Pentru a stabili starea în care se află T4, amintim că VBE4=0,7V, deci există
+Vcc
R3 R4
1,6K 130
IB4
T4
VBE4
VD D
V0(1)
premise de saturaţie. Din K II scris pe ochiul de circuit care conţine joncţiunea BC4,
obţinem:
R3IB4+VBC4-R4Ic4=0 (3.10)
şi ţinând seama că R3IB4≈0 şi Ic4≈I0 (curentul de sarcină), putem scrie:
VBC4≈R4I0. (3.11)
Când poarta este în gol, deci fără sarcină cuplată la ieşire, I0=0, VBC4=0 şi
tranzistorul T4, având joncţiunea BE deschisă şi joncţiunea BC blocată, se va afla în
RAN.
Chiar şi atunci când poarta este în sarcină, curentul de ieşire I0 nu poate depăşi
valoarea I0max=0,8 mA impusă de considerente legate de conservarea nivelului logic de
la ieşirea porţii (v. § 3.2.1.3.5), ceeace conduce la un VBC4=R4·I0max= 130·0,8≈0,1 V,
insuficient pentru a deschide joncţiunea BC4.
Rezultă că T4 se află necondiţionat în RAN, fapt pe care-l consemnăm în tab.
3.9.
Zona (2):
0,5 ≤ VI < 1,1. (3.12)
Din relaţia 3.2 obţinem:
1,2 ≤ VB1 < 1,8. (3.13)
Potenţialul punctului B1 este suficient pentru a deschide joncţiunile BC1 şi BE2,
dar insuficient pentru a deschide şi joncţiunea BE3. Rezultă că T3 este blocat în
continuare.
T1 are ambele joncţiuni direct polarizate, deci este saturat.
23
T2 are joncţiunea BE2 direct şi suficient polarizată.
VB2 = VB1 - VBC1 = VB1 - 0,6, (3.14)
şi, ţinând seama de relaţiile 3.2 şi 3.12, putem deduce:
VB2 = VI + 0,7 - 0,6 = VI + 0,1, (3.15)
deci :
0,6 ≤ VB2 < 1,2. (3.16)
Eliminând din schema din fig. 3.12 tranzistoarele T1 (neinteresant) şi T3
(blocat), obţinem schema din figura 3.16 cu ajutorul căreia îl putem calcula pe V0(2):
V0(2) = VCC - R3IC2 - VBE4 - VD. (3.17)
IC2 ≈ αN2IE2 = αN2(VB2 - VBE2)/R2. (3.18)
V0(2) = VCC - αN2(VB2-VBE2)R3/R2 - VBE4 - VD. (3.19)
sau, datorită relaţiei 3.15:
V0(2) = VCC - αN2(VI + 0,1 - VBE2)R3/R2 - VBE4 - VD. (3.20)
+V
R3 R4
1,6 130
K
IC
B4
B T4
T VB
VB D
IV
E D
R2 V0(
1K 2)
24
Pentru limita din dreapta a intervalului (2), în relaţia 3.20 se înlocuiesc valorile:
VI = 1,1V, VBE2 = 0,6V, VBE4 = 0,6V, rezultând:
V0(2C) = 5 - 1,6(1,1 + 0,1 - 0,6) - 0,6 - 0,7 = 2,7V. (3.26)
Aşa cum se observă de fapt şi din relaţia 3.20, între punctele B şi C din zona
(2), caracteristica de transfer este liniară şi are panta:
m2 = - αN2 R3/R2. (3.27)
Zona (3):
1,1 ≤ VI < 1,1 + Vε, (3.28)
unde Vε este o tensiune infinit mică. Rezultă:
1,8 ≤ VB1 < 1,8 + Vε. (3.29)
Imediat ce VI depăşeşte 1,1V, VB2 depăşeşte 1,2V (v. rel. 3.15), şi se deschide
joncţiunea BE3 a tranzistorului T3. Astfel, în paralel cu R2 apare rezistenţa de intrare a
lui T3, relaţia 3.20 devenind:
V0 (3) = VCC − α N 2
R3
(VI + 0,1 − VBE 2 ) − VBE 4 − VD . (3.30)
R 2 || R inT 3
Panta caracteristicii de transfer în zona (3) este:
m3 = - αN2 R3/(R2||RinT3), (3.31)
şi ţinând seama de faptul că RinT3 ≈ 1KΩ,
m3 ≈ 2m2. (3.32)
Întrucât V0 nu poate să scadă sub valoarea VCE3sat = 0,1V, se poate calcula din
relaţia 3.30 valoarea lui VI pentru care V0 = VBE3sat. Rezultă VI(3D) = 1,6V.
Stările tranzistoarelor la începutul intervalului (3), deci pentru 1,1 ≤ VI < 1,1 +
Vε, sunt: T1, ca şi în zona precedentă, saturat, iar T2 şi T3 având joncţiunile BE
înseriate şi supuse unei diferenţe de potenţial VB2 ≈ 1,2 + Vε, sunt suficient polarizate
pentru a conduce, dar încă insuficient polarizate pentru a se satura.
Rezultă că T2 şi T3 se află în RAN.
În ceeace-l priveşte pe T4, acesta are joncţiunea BE direct şi suficient
polarizată, potenţialul colectorului VC4 ≈ 5V (minimum 4,9V în sarcină), iar
potenţialul bazei: VB4 ≈ 3V. Rezultă că joncţiunea BC a tranzistorului T4 este invers
polarizată şi T4 lucrează în RAN.
Zona (4):
Luând pentru VI o valoare care să se afle cu certitudine în zona (4), spre
exemplu VI > 2,1V, constatăm că întrucât VB1 nu poate depăşi valoarea
corespunzătoare saturaţiei celor 3 joncţiuni BC1, BE2, BE3,
VB1max = 3 x 0,7V = 2,1V, (3.33)
joncţiunea BE11 a tranzistorului T1 va fi invers polarizată în timp ce joncţiunea BC1 va
fi direct şi suficient polarizată. T1 va lucra, prin urmare, în RAI (regiunea activă
inversă).
T2 şi T3 sunt saturate deoarece VBE2 = VBE3 = 0,7V.
Starea lui T4 se evaluează astfel:
VB3 = 0,7V; (3.34)
VB4 = VB3 + VCE2sat = 0,7 + 0,1 = 0,8V; (3.35)
V0 = VCE3sat ≈ 0,1V; (3.36)
25
VB4 - V0 = 0,8 - 0,1 = 0,7V. (3.37)
Diferenţa de potenţial VB4 - V0 se aplică joncţiunii BE a tranzistorului T4 şi
diodei D, fiind insuficientă pentru a le deschide. Rezultă că T4 este blocat. Se observă
că rolul diodei D este tocmai acela de a asigura blocarea lui T4 când ieşirea porţii se
află în 0 logic.
+Vcc
R1 R2 R1’ R4
4K 1,6K 4K 130Ω
T4
T1 T2 T2’ T1’
x1 x2
D
x2 x1 y
0 0 1
0 1 0
1 0 0
1 1 0
26
Dacă SAU x1, SAU x2, SAU ambele sunt 1 logic, tranzistoarele T1 şi T1' se vor
afla în RAI (v. zona 4 - tab. 3.9) iar T2 , T2' şi T3 se vor satura. Ca urmare V0≈0V şi
y=0 logic.
Tabelul de adevăr al porţii NOR –TTL, tab. 3.10, a fost integral verificat.
VI[V]
1 2 3
M (VIL=0,4V; |IIL|≤1,6mA)
Convenţional, curentul care intră în poartă este considerat pozitiv, iar curentul
care iese - negativ.
Sensul curentului de intrare, în funcţie de valoarea a lui VI, poate fi observat în fig. 3.19.
Pentru determinarea curentului de intrare corespunzător stării logice "0", se
conectează succesiv câte una din intrările porţii la VIL=V0Lmax=0,4V, fig. 3.19 a,
celelalte intrări fiind legate la "1" logic.
+Vcc +Vcc
R4 R1 R4 R1
"Bl" T4 "Sat" T4
-IIL
D D
T1 T1 IIH
"Sat" T3 "Bl" T3
VIL=V0Lmax=0,4V VIH=V0Hmin=2,4V
27
Scriind KII pe circuitul marcat în fig. 3.19 a, obţinem:
V − VBE1 − VIL
− I IL = CC ≈ 1mA , (3.38)
R1
valoare mai mică decât IILmax=1,6 mA, stabilită prin foaia de catalog.
Curentul de intrare corespunzător stării logice "1" se determină conectând
intrarea testată la VIH=VOHmin=2,4V, fig. 3.19 b şi are valoarea IIH≤IIHmax=40µA.
Observaţii:
1. Valorile negative ale lui VI sunt limitate la (0,7 ÷ 1)V de către diodele D1, D2 (v.
fig. 3.11). Depăşirea - în regim static - a valorii maxime admise de catalog (-
1,8V) poate conduce la distrugerea acestor diode;
2. Pentru VI > 5V apare riscul distrugerii joncţiunii BE a tranzistorului
multiemiter prin depăşirea pragului de polarizare inversă de 5,5V (mai ales
în cazul în care una din intrări este conectată la "0" logic).
Pentru evitarea unei astfel de situaţii, conectarea unei intrări la +VCC se face
prin intermediul unei rezistenţe mai mari de 1KΩ.
Caracteristicile de ieşire
În fig. 3.20 este prezentat circuitul şi caracteristica de ieşire pentru o poartă a
cărei ieşire se află în starea "0" logic, iar în fig. 3.21 – pentru o poartă cu ieşirea aflată
în starea "1" logic.
Astfel, caracteristica de ieşire ridicată pentru o poartă a cărei ieşire se află în
starea "0" logic, fig. 3.20 b, evidenţiază – printre altele – capacitatea porţii de a furniza
o tensiune de ieşire V0L≤V0Lmax=0,4V la un curent de sarcină I0Lmax=16 mA,
corespunzător unei sarcini de 10 porţi TTL standard.
În acelaşi timp, caracteristica de ieşire ridicată pentru o poartă a cărei ieşire se
află în starea "1" logic, fig. 3.21 b, ilustrează faptul că tensiunea de ieşire trebuie să
respecte relaţia V0H≥ V0Hmin=2,4V, fig. 3.21 a, în condiţiile unei sarcini RL echivalente
cu 10 porţi TTL standard, corespunzătoare unui curent de ieşire: –
I0Hmax=10·40µA=400 µA.
+Vcc
VOL[V]
R4 RL 1.5
"Bl" T4 1 VOL=f(IOL)
IOL
D
VOLmax0.5
"Sat" T3
V0L
IOL[mA
10 20 30 40 50
IOLmax
R4
VOH[V]
4 V0H = f(I0H)
IOH
"Sat" T4
3
D 2
"Bl" 1
T3 I0S
V0H RL -I0H[mA]
10 20 30
-I0Hmax=10· 40µA=400µA
30
în care I0Hmax=0,8mA reprezintă valoarea maximă a curentului pe care-l poate furniza
tranzistorul T4 în cele mai defavorabile condiţii, fără alterarea nivelului logic de ieşire,
iar IIHmax=40µA este valoarea maximă a curentului care circulă prin T1, aflat în RAI.
Efectuând calculele, obţinem NL=10 şi NH=20, fan-out-ul global al porţii
calculându-se cu relaţia :
N = min{N L , N H } = 10 . (3.42)
Timpul de întârziere la propagare (Propagation Delay Time) – tpd, reprezintă
întârzierea cu care se propagă informaţia logică prin poartă şi poate fi determinat cu
ajutorul montajului experimental din fig. 3.23. Este vorba despre o poartă TTL
standard utilizată ca inversor, având conectat la intrare un generator de impulsuri vG şi
debitând semnal pe 10 porţi de acelaşi tip cu ea.
Caracteristicile generatorului de impulsuri, observabile în parte pe diagramele
din fig. 3.24, sunt :
- impedanţa de ieşire a generatorului : ZG=50Ω ;
- amplitudinea maximă a impulsurilor : VG=3,5V ;
- frecvenţa impulsurilor : 1MHz;
- durata frontului anterior al impulsului: tr=10ns;
- durata frontului posterior al impulsului: tf=5ns;
- durata impulsului, măsurată la nivelul de 1,5V: tw=500ns.
+Vcc
“1”
10 sarcini
TTL
ZG VI V0 CL
vG
31
VI [V]
3,5
0,9VG
(a) 1,5
tw=500ns
0,1VG t
0 tr=10ns tf=5ns
V0 [V]
VG=3,5
(b)
1,5
t
0 tpdHL=8ns tpdLH=12ns
Răspunsul porţii TTL standard la impulsuri de tipul celui prezentat în fig. 3.24
a, este dat în fig. 3.24 b, din care pot fi observaţi timpii de întârziere la propagarea prin
poartă în cazul unor tranziţii “sus-jos”, tpdHL, respectiv “jos-sus”, tpdLH. Timpul de
întârziere la propagare global al porţii este media aritmetică a timpilor amintiţi mai
sus, adică:
t pdHL + t pdLH 8 + 12
t pd = = = 10ns . (3.43)
2 2
Atragem atenţia asupra faptului că un rol important în determinarea regimurilor
tranzitorii îl are capacitatea CL≈15pF, formată din capacitatea de ieşire a porţii testate,
capacitatea de intrare globală a celor 10 porţi TTL standard care formează sarcina, la
care se mai adaugă şi capacitatea sondelor de măsură.
Puterea medie consumată de poartă - Pd
Pentru circuitele integrate din seria CDB 4XX, consumul de putere diferă în
funcţie de numărul de porţi pe care-l conţin. Puterea medie absorbită de poartă rămâne
însă aceeaşi.
Astfel, luând ca exemplu de calcul circuitul integrat CDB 400, fig. 3.25, având
în componenţă 4 porţi TTL de tip NAND cu câte 2 intrări, circuit al cărui consum de
curent din sursa de alimentare în stare “jos”, respectiv “sus”, este: ICCL=12mA,
respectiv ICCH=4mA, putem determina curentul mediu absorbit de către circuitul
integrat din sursa de alimentare:
32
I CCL + I CCH 12 + 4
I CCmed = = = 8mA . (3.44)
2 2
+Vcc
GND
33
+Vcc
R1 R3 R4
2,4K 800Ω 60Ω
T1
B1 B4 T6 T4 , D
T7
x1 B2 T2
B
A x2 R7
3,5K
y
R5 R6 B3
VIB VIA
500 250
R2 T3
T5 V0
VBE3
IE5
34
b) Montajul Darlington oferă o rezistenţă de ieşire mult mai mică decât cea
realizată de către tranzistorul T4 din schema porţii TTL standard, contribuind astfel la
obţinerea unor timpi de comutaţie mai mici, deci a unor viteze de lucru mai mari.
II
II T6
T7
T4
I0 VI I0D
VI V0 V0
R0 R0D
a) Cazul porţii TTL standard (fără Darlington) b) Cazul porţii HTTL (cu Darlington)
VI
II R in
= = . (3.51)
(β N6 + 1)(β N7 + 1) (β N6 + 1)(β N7 + 1)
Comparând relaţiile 3.50 şi 3.51, constatăm că rezistenţa de ieşire în cazul
porţii HTTL este de β N + 1 ori mai mică decât în cazul porţii TTL standard:
R0
R 0D = . (3.52)
βN +1
Ţinând seama de faptul că rezistenţele de ieşire ale unei porţi în cele două stări
logice posibile, împreună cu capacităţile parazite inerente care apar la ieşirea
35
circuitului logic, determină constantele de timp ale regimului de comutaţie şi, în final,
timpii de comutaţie, rezultă că introducerea montajului Darlington va asigura o viteză
de lucru mult mai mare a porţii HTTL comparativ cu cea a porţii TTL standard.
c) Montajul Darlington împiedică saturarea tranzistorului T7, eliminând astfel timpul de
stocare aferent acestuia şi mărind suplimentar viteza de lucru a porţii HTTL.
Prin însăşi construcţia montajului Darlington, fig. 3.26, circuitul colector-emiter
al tranzistorului T6 este conectat în paralel cu joncţiunea colector-bază a tranzistorului
T7 şi, indiferent de starea tranzistorului T6, curentul din circuitul de ieşire al acestuia
va circula pe traseul R4, colector T6, emiter T6, R7, masă, asigurând o tensiune VCE6 cu
+ pe colector şi – pe emiter, deci polarizând invers joncţiunea bază-colector a
tranzistorului T7. Acesta nu se va mai putea satura niciodată, fiind astfel eliminat
timpul de stocare şi crescând implicit viteza de lucru a porţii HTTL.
36
V0[V]
IE5 [mA] VBE3
R nelin = (1) (2) (3) (4)
I E5
2 (b) 4
(a) A B (a) (b)
3
R2=600Ω C
1 2
1
D
VBE3 [V] VI[V]
0,4 0,6 0,8 0,5 1,1 2,4
1,7
Fig. 3.28. Evoluţiile lui R2 şi Rnelin. Fig. 3.29. Caracteristica de transfer în planul
caracteristicilor curent-tensiune a) poarta TTL standard; b) poarta HTTL
În zona (3),
1,1≤VI<1,1+Vε, (3.57)
1,8≤VB1<1,8+Vε, (3.58)
şi cele două triplete de joncţiuni se vor deschide. Evident, joncţiunea BE3 se va
deschide înaintea joncţiunii BE5 deoarece aceasta din urmă este înseriată în plus cu
rezistenţa R5. Prin urmare, IB3 va creşte mai repede decât IE5, fiind astfel forţată
intrarea mai rapidă în conducţie a lui T3 care are ca efect evoluţia descendentă a
caracteristicii de transfer a porţii HTTL din fig. 3.29 b, zona (3).
Pentru VBE3>0,8V, Rnelin. scade sub 600Ω, fig. 3.28, datorită creşterii accentuate
a lui IE5.
Întrucât IE5+IB3≈const., (3.59)
IB3 va scădea, evitându-se astfel intrarea în saturaţie profundă a lui T3 şi creându-se
premizele unei mai rapide ieşiri din saturaţie a acestuia, deci a unui timp de stocare
mai redus.
Tranziţia mult mai rapidă a porţii HTTL din stare “sus” în stare “jos”, fig. 3.29,
caracteristica b, ilustrează cum nu se poate mai bine creşterea vitezei de comutaţie a
acesteia în comparaţie cu poarta TTL standard.
Un alt efect benefic al introducerii rezistenţei neliniare în schema porţii HTTL
îl constituie insensibilizarea punctului static de funcţionare al lui T3 în raport cu
variaţiile de temperatură.
Într-adevăr, creşterea temperaturii T implică creşterea curenţilor de colector ai
tranzistoarelor T3 şi T5 conform schemei sinoptice din fig. 3.30.
Creşterea lui IC5 implică creşterea lui IE5 şi, datorită relaţiei 3.59, se realizează
scăderea lui IB3, deci în final - a lui IC3.
Tendinţa de creştere a lui IC3 a fost compensată, iar insensibilizarea p.s.f. al lui
T3 în raport cu variaţiile de temperatură a fost demonstrată.
IC3↑
T↑ =>
IC5↑=>IE5↑=>IB3↓=>IC3↓
37
Ca urmare a tuturor modificărilor menţionate, subfamilia TTL rapidă va
prezenta următorii parametri: tpd=6ns, Pd=22mW, Q=132pJ şi fmax=50MHz.
Magistrală Adrese
Magistrală Date
Fig. 3.30.Schema logică simplificată a unei părţi dintr-un sistem numeric modern
având câte 8·m ieşiri fiecare, sunt cuplate în paralel pe aceeaşi magistrală de date
formată din 8·m linii pe care se transmit m octeţi de informaţie, cu observaţia că
injectarea în magistrala de date a informaţiilor de la ieşirea oricăruia dintre cele n
subblocuri logice are loc numai în momentul apariţiei în magistrala de adrese a
combinaţiei logice specifice subblocului respectiv.
Prin urmare, la fiecare dintre cele 8·m linii ale magistralei de date, vor fi cuplate
în paralel ieşirile a câte n circuite logice elementare, câte unul pentru fiecare subbloc
logic.
Aceste circuite nu pot fi porţi TTL standard întrucât, aşa cum rezultă din fig.
3.31, cuplarea în paralel a ieşirilor a două (sau mai multor) astfel de porţi, în cazul în
38
+VCC
R4 R4’
130Ω 130Ω
D Imax D’
(Sat.) T3 T3’ (Bl.)
(P) (P’)
Fig. 3.31. Explicativă pentru cuplarea în paralel a ieşirilor a două porţi TTL standard
care valorile logice ale ieşirilor acestora nu coincid, ar conduce la apariţia unui curent:
VCC − VCE4'sat − VD' − VCE3sat 5 − 0,1 − 0,7 − 0,1
Imax = = ≅ 32mA , (3.60)
R4 130
cu mult peste valorile IC3max=16mA sau IC4’max=0,8 mA, la care sunt garantate
nivelurile logice de ieşire.
Prin urmare, apare un consum exagerat de curent din sursa de alimentare,
conjugat cu riscul distrugerii lui T4’ sau T3 şi cu certitudinea că potenţialele ieşirilor
interconectate se vor altera, nemaiputând fi nici 0,4V, corespunzător stării “jos” a
porţii P, nici 2,4V care ar fi corespuns stării “sus” a porţii P’ (v. fig. 3.31).
Rezolvarea problemei cuplării în paralel a ieşirilor mai multor porţi logice s-a
realizat prin simplificarea schemei porţii TTL standard de maniera din fig. 3.32,
obţinându-se astfel poarta logică cu colectorul în gol.
Comparând figurile 3.32 şi 3.11, constatăm că schema porţii logice cu
colectorul în gol a fost obţinută din cea a porţii TTL standard prin suprimarea lui R4,
T4 şi D şi introducerea rezistenţei exterioare Rext, comună ieşirilor porţilor cu
colectorul în gol interconectate.
Pentru o mai bună înţelegere a funcţionării unui astfel de circuit, vom considera
două porţi inversoare cu colectorul în gol, P şi P’, fig. 3.33, cu ieşirile conectate în
paralel şi vom urmări funcţionarea acestui ansamblu cu ajutorul tabelului centralizator
3.11, utilizând cunoştinţele însuşite la studiul inversorului TTL, § 3.2.1.3.2.
+V
R1 R3 Rext
T1
T2
T3
R2
39
+Vcc
B1 B1’
x1 y x2
T2 T2’
T1 T3 T3’ T1’
VI1 VI2
R2 V0 R2’
(P) (P’)
x2 x1 Stările tranzistoarelor y
T3’ T3
0 0 Bl. Bl. 1
0 1 Bl. Sat. 0
1 0 Sat. Bl. 0
1 1 Sat. Sat. 0
40
relaţie care ne permite o redesenare simbolică a circuitului din fig. 3.33 de maniera din
fig. 3.34, în care este pusă în evidenţă funcţia ŞI-cablat realizată prin cuplarea în
paralel pe aceeaşi sarcină a două inversoare cu colectorul în gol.
Calculul lui Rext se poate face cu ajutorul relaţiei:
VCC − V0
R ext = , (3.63)
∑I
adaptată pentru cele două stări logice posibile ale ieşirii circuitului.
+VCC
Rext
x1 x1 y = x1 ⋅ x 2
x2 x2
Fig. 3.34. Funcţia ŞI-cablat
41
+VCC
Rext min
I0Lmax T11
T3 16 mA V0Lmax=0,4V
IILmax=1,6mA
T12
IILmax=1,6mA N
T1N
IILmax=1,6mA
În final, alegem pentru Rext o valoare standardizată cuprinsă între cele două
valori determinate cu relaţiile 3.64 şi 3.65:
R ext ∈ {R ext.min, R ext.max} . (3.66)
În fig. 3.37 prezentăm o aplicaţie care ilustrează modul în care se poate realiza
cuplarea în paralel pe o magistrală de date a porţilor logice cu colector în gol, prin
intermediul funcţiei ŞI-cablat.
+VCC
Rext
x11
x12 1
CS
_ y
CS
x21 2
x22
42
x11 ⋅ x12 , pentru CS=1;
y = x11 ⋅ x12 ⋅ CS ⋅ x 21 ⋅ x 22 ⋅ CS =
(3.67)
x 21 ⋅ x 22 , pentru CS=0.
43
+Vcc
R1 R3 R4
T1 E
T4
x1
x2 T2 y x1
D2 D1 y
x2
T3
R2
E x2 x1 y
0 0 0 1
0 0 1 1
0 1 0 1
0 1 1 0
1 x x HZ
E
E1 = E
x11 y1 = x11 ⋅ x12 ⋅ E
x12
y = y1 + y 2
x21
x22 y 2 = x 21 ⋅ x 22 ⋅ E
E2 = E
Fig. 3.38. Cuplarea ieşirilor a două porţi TSL la o magistrală de date
44
obţinem:
( ) (
y = x11 ⋅ x12 ⋅ E + x 21 ⋅ x 22 ⋅ E ,) (3.68)
deci:
x ⋅ x , pentru E = 0;
y = 11 12 (3.69)
x 21 ⋅ x 22 , pentru E = 1.
Din fig. 3.38 şi relaţia 3.68 se remarcă realizarea funcţiei SAU-cablat prin
conectarea în paralel pe magistrala de date a ieşirilor porţilor TSL respective şi
autorizarea nesimultană a funcţionării acestora.
Valorile parametrilor circuitelor logice TSL sunt: tpd=3ns, Pd=22mW, Q=66pJ
şi fmax=70MHz.
+VCC
RC
VBE
VI V0
RE
45
Funcţionarea reacţiei negative, al cărei mecanism l-am descris mai sus pentru
cazul unei scheme asimetrice, presupune, prin urmare, dezavantajul utilizării unor
variaţii mari ale tensiunii de intrare VI pentru a produce mici variaţii ale lui VBE
(zecimi sau chiar sutimi de volt) capabile să asigure comutarea tranzistorului.
Acest dezavantaj poate fi eliminat prin utilizarea unei scheme simetrice,
diferenţiale, de tipul celei prezentate în fig. 3.40.
+VCC
RC IC1 IC2 RC
T1 V01 V02 T2
IE1 IE2
VI VBE1 VBE2 VR
RE
Pe circuitele de intrare ale celor două tranzistoare, T1 şi T2, putem scrie relaţiile:
VBE1=VI-RE(IE1+IE2), (3.71)
VBE2=VR-RE(IE1+IE2), (3.72)
în care VR este o tensiune de referinţă, iar pe circuitele de ieşire vom avea:
V01=VCC-RCIC1, (3.73)
V02=VCC-RCIC2. (3.74)
Încercăm să explicăm funcţionarea circuitului diferenţial din fig. 3.40 pentru
trei cazuri distincte: VI=VR, VI<VR, VI>VR, pe care le prezentăm centralizat în tab.
3.13.
Tab. 3.13. Centralizator pentru explicarea funcţionării montajului diferenţial din fig. 3.40
46
Spre exemplu, în cazul 1, pentru VI=VR, observăm din relaţiile 3.71 şi 3.72 că
VBE1=VBE2 şi conform caracteristicilor de intrare din fig 2.3 (menţionate în coloana de
“observaţii” a tab. 3.13), IB1=IB2, cu implicaţiile IC1=IC2 (IC≈βNIB) şi V01=V02 (v.
relaţiile 3.73 şi 3.74).
Rezultă că, pentru o tensiune de intrare egală cu cea de referinţă, tensiunile de
ieşire vor fi egale, iar curenţii prin cele două braţe ale diferenţialului vor fi egali.
Similar se demonstrează, pe baza aceloraşi relaţii sau figuri menţionate în
coloana a patra a tab. 3.13, că pentru VI<VR se obţine V01>V02, respectiv pentru VI>VR
se obţine V01<V02.
Întregul mecanism al funcţionării montajului diferenţial constă de fapt în
comutarea unui curent constant, de la un tranzistor la altul, însoţită de variaţia
corespunzătoare a lui V01 şi V02.
Aplicând principiul logicii pozitive, vom spune că în cazul V01>V02, lui V01 îi
corespunde 1 logic iar lui V02 – 0 logic, iar în cazul V01<V02, lui V01 îi corespunde 0
logic iar lui V02 – 1 logic.
Pornind de la ideea utilizării montajului diferenţial, expusă mai sus, s-a realizat
poarta fundamentală a familiei ECL prezentată în fig. 3.41.
Ea se compune dintr-un montaj diferenţial realizat cu tranzistoarele T1i, (i=1, 2,
3) şi T2, şi repetoarele pe emiter T3 şi T4 cu rol de adaptare de impedanţă.
Întreaga schemă este alimentată cu –VEE la bara de jos şi “masa” la bara de sus,
obţinându-se astfel o atenuare a zgomotului de 1000 ori mai bună faţă de alimentarea
clasică şi o protecţie intrinsecă la scurtcircuit pe ieşire. Într-adevăr, conectând la masă
oricare dintre cele două borne de ieşire, nu facem altceva decât să scurtcircuităm unul
dintre tranzistoarele T3 sau T4, protejându-l astfel împotriva distrugerii.
RC1 RC2
290Ω 300Ω
V02 SAU
V01 SAU T4
T3
x1 x2 x3
T T12 T13 T2 VR
VI1 11 VI2 VI3 (-1,175V)
y y
SAU SAU
RE RE3 RE4
1,18K 1,5K 1,5K
-VEE
(-5,2V)
Fig. 3.41. Poarta fundamentală a familiei ECL
47
Tab. 3.14. Tabelul de adevăr al funcţiei logice SAU / SAU - ECL
x3 x2 x1 y y
0 0 0 1 0
0 0 1 0 1
0 1 0 0 1
0 1 1 0 1
1 0 0 0 1
1 0 1 0 1
1 1 0 0 1
1 1 1 0 1
R1
VR T5 300Ω
B
VBE
VE 2VD
R3 VB
VR
2K R2
2,36K
-VEE (-5,2V)
48
Simbolul porţii SAU / SAU – ECL este prezentat în fig. 3.43, iar nivelurile
logice – în fig. 3.44.
49
In fig. 3.46 am prezentat regimul de comutaţie al inversorului I2L, iar în fig.
3.47 – acelaşi inversor interconectat cu circuite similare.
VIA[V]
IC
A
VIA T2 V0 0,7
(a)
T2’ t
0
I0 V0[V]
Rext
0,7
V+ (b)
0 t1 t2 t
Din fig. 3.47 se poate observa uşor că tensiunile de intrare (VIA) şi de ieşire
(V0) ale inversorului pot lua valori cuprinse în intervalul 0 … 0,7V, limitate superior
de VBE2sat=0,7V, respectiv de VBE3sat=0,7V.
Funcţionarea inversorului I2L este simplă şi se bazează pe comutarea curentului
I0 fie către colectorul tranzistorului T1, fie către baza tranzistorului T2, fig. 3.47, în
funcţie de valoarea tensiunii de intrare VIA aplicate.
IC
A
T1 VIA V0 T3
T2
I0
V+ V+ V+
INVERSOR
I2L
Fig. 3.47. Conectarea inversorului I2L între două circuite similare
50
x1 ⋅ x 2 = x1 + x 2
x1 + x 2
x1 x2
x1 x2
T21 T22 T23
I0 I0 I0
'
T21 '
T22 '
T23
Iext
Rext
V+
Fig. 3.48. O structură complexă I2L
Simpla conectare a câte unui colector al tranzistorului T21 cu unul al lui T22,
conduce la realizarea funcţiei ŞI-cablat între x1 şi x 2 ( x1 ⋅ x 2 = x1 + x 2 ), iar trecerea
acestei funcţii prin inversorul T23, permite obţinerea funcţiei SAU: x1+x2.
În fig. 3.49 am prezentat realizarea tehnologică a unui inversor de tipul celui
din fig. 3.45, dar într-o configuraţie cu 3 colectori.
Se observă utilizarea tranzistoarelor ca unice elemente componente ale
circuitului, precum şi faptul că între diversele zone ale circuitului nu sunt necesare
difuzii pentru izolarea componentelor.
Rezultă posibilitatea realizării unor densităţi foarte mari de elemente în cadrul
structurii integrate (peste 200 porţi / mm2), comparabilă sau superioară celei specifice
familiei MOS.
E’ C’≡B C1 C2 C3
p p n n n
1424
3
T2’ T2 n-
n+
B’≡E
Fig. 3. 49. Realizarea tehnologică a unui inversor I2L cu 3 colectori
51
În plus, putem nota încă o serie de avantaje deosebite oferite de familia I2L:
- puterea consumată foarte mică, Pd=0,01mW, comparabilă cu cea a familiei
CMOS, împreună cu valorile mici ale excursiei nivelurilor logice (sub 20mV pentru
“0” şi 0,4 … 0,8V pentru “1” logic) şi capacităţile reduse ale joncţiunilor (datorate
dimensiunilor reduse), conduc la un tpd de cca. 10ns şi un excelent factor de calitate,
Q<1pJ;
- tensiunea de alimentare redusă (până la 1,5V), face ca circuitul să poată fi
alimentat la o simplă pilă standard;
- proiectare simplă, neexistând practic etape intermediare între schema logică şi
topologia circuitului electric;
- pot fi combinate cu celelalte familii bipolare (TTL, ECL) utilizând interfeţe
specifice.
52
2.2.2.1.1. Inversorul NMOS static
Inversorul NMOS static prezintă schema din fig. 3.50 a şi este format dintr-un
TECMOS driver (de comandă) TD cu canal indus de tip n şi un tranzistor load
(sarcină) TL cu canal iniţial de tip n.
+VDD ID ≈ GT
L L
T
VDS L (c VDS = ct.
GT L
VGS L L0 VGS
VP L
(a L
TD ID ≈ GT
V0 = VDSD D D
+ (
C ≅5pF
VI = VGSD - p VDS = ct.
D
VGS
VP D
D
53
VI
+VDD
TL VDD
(a)
y=x VPD
t1 t2 t
0
x V0
TD V0 Cp
VDD
VI
(b)
tcd t
tci
Fig. 3.51. Schema inversorului NMOS static Fig. 3.52. Regimul de comutaţie al
desenată cu simboluri simplificate inversorului NMOS static
54
Deoarece canalul lui TD este, prin construcţie, mult mai gros şi mai scurt decât
al lui TL, pentru aceeaşi tensiune grilă-sursă, VGS D = VGS L , vom avea:
R TD << R TL , (3.84)
de unde rezultă:
tcd<<tci. (3.85)
Caracteristica de transfer a inversorului NMOS static este prezentată în fig.
3.53 şi ilustrează antagonismul dintre V0 şi VI: când VI=0, V0=+VDD şi invers.
V0
VI
Fig. 3.53. Caracteristica de transfer a inversorului NMOS static
Fig. 3.54. Poarta NAND NMOS statică Fig. 3.55. Simbolul porţii NAND
55
2.2.2.1.3. NOR-ul NMOS static
NOR-ul NMOS static prezintă schema din fig. 3.56, simbolul din fig. 3.57 şi
tabelul de adevăr – tab. 3.16.
Tab. 3.16. Tabelul de adevăr al funcţiei SAU-
NU (NOR)
+VDD x3 x2 x1 y
TL 0 0 0 1
0 0 1 0
y = x1 + x 2 + x 3
0 1 0 0
0 1 1 0
x1 x2 x3 1 0 0 0
TD1 TD2 TD3 V0 1 0 1 0
VI1 VI2 VI3 1 1 0 0
1 1 1 0
Fig. 3.56. Poarta NOR NMOS statică Fig. 3.57. Simbolul porţii NOR
Funcţionare: Singura situaţie în care potenţialul masei nu se poate transfera la
ieşire este aceea în care toate tranzistoarele TDi sunt blocate, deci atunci când VIi=0
sau, echivalent, x1=x2=x3=0 logic (v. tab. 3.16). Evident, potenţialul +VDD se va
transfera la ieşire prin rezistenţa activă pe care o constituie TL, deci y=1 logic. În rest,
cel puţin unul din tranzistoarele TDi va conduce (cel puţin una din intrările VIi=+VDD
sau, echivalent, un xi=1 logic şi potenţialul masei se va transfera la ieşire determinând
y=0 logic.Recunoaştem în tab. 3.16 tabelul de adevăr al funcţiei SAU-NU (NOR).
Fig. 3.58. Poarta de transfer NMOS, inclusă într-un circuit mai complex
56
Aşa cum rezultă şi din fig. 3.59, când Φ=0 (intervalele τ1), TP este blocat şi
legătura dintre punctele A şi B ale circuitului este întreruptă. Capacitatea Cp
memorează valoarea VB=VA din ultimul moment al conducţiei lui TP, fig. 3.59 c, în
timp ce VA evoluează în continuare conform diagramei din fig. 3.59 b.
Φ
(a) τ1 τ2 τ1 τ2 τ1 τ2 τ1 τ2
t
VA
(b)
t
VB
(c)
57
Funcţionare: Pentru x=1 logic şi Φ=0, tranzistorul TD este practic nepolarizat în
circuitul de ieşire întrucât TL (ca şi TP) este blocat. Pentru Φ=1, tranzistoarele TP şi TL
vor conduce, circuitul de drenă al tranzistorului TD se va închide prin rezistenţa activă
oferită de TL şi, întrucât x=1 (VI=+VDD), TD va conduce şi va permite transferul
potenţialului masei, prin TP, la ieşire. Capacitatea Cp se va descărca pe R TD şi V0=0V,
deci y=0.
+VDD
TL
Φ Φ
Tp Tp
y=x x y=x
x CP
TD CP V0
VI
Fig. 3.60. Inversorul NMOS dinamic Fig. 3.61. Simbolizarea inversorului NMOS dinamic
Pentru x=0 logic, deci VI=0V, tranzistorul TD se va bloca şi, dacă Φ=1,
potenţialul +VDD se va transfera la ieşire prin TL şi TP, încărcând capacitatea Cp şi
generând la ieşire y=1 logic.
x3 TD3
Funcţionarea sa respectă tabelul 3.15, dar numai în intervalele de timp în care Φ=1.
58
2.2.2.3.3. NOR-ul NMOS dinamic
NOR-ul NMOS dinamic prezintă schema din fig. 3.64 şi se simbolizează de
maniera din fig. 3.65.
TL
+VDD Φ
Φ
Tp Tp y = x1 + x 2 + x3
y = x1 + x2 + x3 x1
x3 x2
x1 x2 x3 CP
TD1 TD2 TD3 CP
59
+VDD
VGSp Tp
x y=x
VI= VGSn Tn V0
(-VSS)
ID
ID (la altă
scară)
(a)
IDp IDn
V
V
VPn VDD GSn
VGSp
-VDD VPp
V0
+VDD
(b)
VPn VPp
VI
I III V
II IV
Stările celor două tranzistoare, corelate cu zonele I, II, …, V, fig. 3.67, sunt
prezentate în tab. 3.17.
60
Tab. 3.17. Centralizator al stărilor tranzistoarelor în timpul comutaţiei
RTp
RTn V0
61
- în zona II, fig. 3.67 a, IDn începe să crească, punctul de funcţionare al
tranzistorului Tn intrând în regiunea de saturaţie a curentului de drenă, în timp ce Tp
lucrează încă în regiunea liniară. Deoarece Tn conduce mai slab decât Tp, RTn>RTp,
R Tp VDD
deci < 1 şi din relaţia 3.88 rezultă V0 > , fapt ilustrat în fig. 3.67 b. Curentul
R Tn 2
absorbit din sursa de alimentare este practic determinat de rezistenţa totală RTn+RTp şi
evoluţia sa poate fi urmărită, la o scară mult mărită, în fig. 3.67 a;
- în zona III, ambele tranzistoare se află în regiunea liniară, determinând o
rezistenţă totală RTn+RTp mai mică decât în zona II şi generând astfel un vârf al
curentului absorbit din sursa de alimentare, fig. 3.67 a; la jumătatea acestei zone, Tn şi
VDD
Tp conduc în egală măsură, RTn=RTp şi din relaţia 3.88 rezultă V0 = ;
2
- în zona IV situaţia se prezintă simetric faţă de zona II, rolul tranzistoarelor Tn
şi Tp inversându-se; Tn intră în regiunea liniară, în timp ce Tp rămâne în regiunea de
saturaţie a curentului de drenă IDp, dar la valori mai mici ale acestuia. Vom avea
R Tp VDD
RTn<RTp, deci > 1 şi din relaţia 3.88 rezultă V0 < .
R Tn 2
Din diagramele din fig. 3.67, observăm cu uşurinţă faptul că, în regim static (0 sau
1 logic), consumul de energie din sursa de alimentare este practic nul (zonele I şi V),
în timp ce la trecerea dintr-o stare logică în alta, consumul creşte, înregistrând un
maxim la mijlocul zonei III.
VIL= 1,5V
ML „0”
V0L= 0,01V
0
V0 VI
1 2
62
2.2.2.4.2. NAND-ul CMOS
NAND-ul CMOS prezintă schema din fig. 3.70 şi este format din două perechi
de tranzistoare complementare: două cu canal indus de tip n şi două cu canal indus de
tip p. Pentru a păstra acurateţea şi simetria schemei, nu au mai fost desenate legăturile
dintre perechile de borne de intrare x1, respectiv x2.
Funcţionare: Când cel puţin una dintre intrările circuitului este 0 logic, cel
puţin una dintre tensiunile de intrare VIi este 0V şi cel puţin unul dintre tranzistoarele
Tn1 şi Tn2 va fi blocat. În acelaşi timp, în conformitate cu relaţia 3.87, cel puţin unul
dintre tranzistoarele Tp1 şi Tp2 va conduce (VGSp=-VDD) şi potenţialul +VDD se va
transfera la ieşire, rezultând V0=+VDD şi y=1 logic (v. primele 3 linii ale tabelului
3.18).
Când x1=x2=1 logic, VI1=VI2=+VDD şi ambele tranzistoare Tn1 şi Tn2 conduc.
Relaţia 3.87 implică VGSp=0V şi tranzistoarele Tp1 şi Tp2 vor fi ambele blocate.
Potenţialul masei se transferă la ieşire prin Tn1 şi Tn2, deci V0=0V şi y=0 logic (v. tab.
3.18).
+VDD
Tp1 Tp2
x1 x2 Tab. 3.18. Tabelul de adevăr
al funcţiei NAND cu 2 intrări
y = x1 ⋅ x 2
Tn1 x2 x1 y
x1 0 0 1
0 1 1
Tn2 1 0 1
x2 1 1 0
63
Tab. 3.19. Tabelul de adevăr
Tp1 +VDD
al funcţiei NOR cu 2 intrări
x1
x2 x1 y
Tp2 0 0 1
0 1 0
x2
1 0 0
y = x1 + x 2
1 1 0
Tn1 Tn2
x1 x2
Este suficient ca una dintre intrări, sau ambele, să fie 1 logic, pentru ca unul
dintre tranzistoarele Tn1 şi Tn2, sau ambele, să conducă, respectiv unul dintre
tranzistoarele Tp1 şi Tp2, sau ambele, să fie blocate. Potenţialul masei se va transfera la
ieşire prin Tn1 şi Tn2, sau ambele, astfel încât V0=0V şi y=0 logic (v. ultimele 3 linii ale
tab. 3.19).
Funcţionarea ca NOR a circuitului din fig. 3.71 a fost demonstrată.
VI V0
Tn
VSS
Gn(A)
Fig. 3.72. Poarta de transfer CMOS
64
Pentru VA=VSS şi VA = VDD , tranzistoarele Tn şi Tp vor fi blocate, iar poarta de
transfer CMOS se va bloca şi ea.
În cazul în care VDD=+10V şi VSS=-10V, poarta de transfer poate “comuta”
semnale analogice a căror evoluţie se încadrează în plaja ±10V.
Dacă poarta de transfer este alimentată cu tensiunile VDD=+20V şi VSS=0V,
semnalele care pot fi “comutate” vor trebui să fie pozitive şi să se încadreze în plaja
0÷20V.
Ţinând seama de structurile fizice ale celor două tranzistoare utilizate, fig. 3.73,
observăm că polarizările substraturilor de bază favorizează formarea canalului
Sn Gn Dn Sp Gp Dp
n ----------- n p +++++++ p
SBn SBp
(VSS) (VDD)
Fig. 3.73. Structurile fizice ale tranzistoarelor porţii de transfer CMOS
de tip indus. Spre exemplu, o tensiune VSS≤0 aplicată substratului de bază SBn al
tranzistorului Tn, fig. 3.73 a, implică respingerea electronilor din zona inferioară a
substratului către regiunea canalului virtual, favorizând inducerea acestuia.
Se poate observa cu uşurinţă faptul că, în absenţa obişnuitei conectări a substraturilor
de bază SBn şi SBp la sursele Sn, respectiv Sp, ale celor două tranzistoare, structurile fizice din
fig. 3.73 devin simetrice, sursa şi drena devenind interschimbabile ca rol.
Simbolul porţii de transfer CMOS este prezentat în fig. 3.74.
A
VI Intr. Ieş. V0
65
VGSp=VGp-VSp=-VSS-VI=-VSS-(-VSS÷VDD)=0÷-(VSS+VDD). (3.93)
În fig. 3.75 a, am încercat o ilustrare a evoluţiilor potenţialelor VI, VGn, VGp,
VGSn şi VGSp, relaţiile 3.89 ÷ 3.93, iar în fig. 3.75 b am prezentat, în strictă
corespondenţă cu fig. 3.75 a, caracteristicile de transfer ale celor două tranzistoare care
compun poarta.
Observăm că tranzistorul Tn conduce în intervalul (-VSS÷VPn), iar Tp – în
intervalul (-VPp÷VDD), ceeace indică faptul că poarta de transfer este deschisă şi
prezintă o rezistenţă RON=f(VI), a cărei evoluţie este ilustrată în fig. 3.75 b.
Cazul 2: Potenţialele aplicate pe grilele celor două tranzistoare sunt:
VGn=VA = -VSS<0, (3.94)
VGp= VA = VDD>0, (3.95)
iar tensiunile grilă-sursă ale celor două tranzistoare se calculează astfel:
VGSn=VGn-VSn=-VSS-VI=-VSS-(-VSS÷VDD)=0÷-(VSS+VDD), (3.96)
VGSp=VGp-VSp=VDD-VI=VDD-(-VSS÷VDD)=(VDD+VSS) ÷0. (3.97)
Cele două tranzistoare sunt evident blocate, v. fig. 3.75, deci poarta de transfer
este şi ea blocată.
VGn=VA=+VDD VGSn=VGn-VI
+VD
VI
+VPn
t
0
-VPP VGSp=VGp-VI
-VDD
VGp=V A = -VSS
ID~GD
2000Ω
GON
1000Ω
R0N
[Ω]
0Ω VI
-VSS -VPp 0 +VPn VD
VGSn
0 VGSp
VDD+VS VPn
0 -VPp -(VDD+VSS)
Fig. 3.75. Explicativă pentru evoluţia potenţialelor porţii de transfer CMOS
66
Stările celor două tranzistoare care compun poarta de transfer sunt prezentate
centralizat în tab. 3.20.
+VDD
Vcomandă Vcomandă
VI V0 VI V0
(a) (b)
+VDD
VI V0’ V0
(-VSS) CE
67
Funcţionare: Pentru CE=1 (CE = Chip Enable = autorizare funcţionare “chip”),
poarta este deschisă şi informaţia V0' de la ieşirea inversorului CMOS are acces la
ieşirea V0 a porţii de transfer.
Pentru CE=0, poarta de transfer este blocată şi circuitul prezintă o stare de
înaltă impedanţă (HZ) la ieşire.
68
CAPITOLUL 3
xn ym
69
3.1. Analiza şi sinteza circuitelor logice combinaţionale
În legătură cu circuitele logice combinaţionale, se pun de regulă două probleme
importante şi anume: analiza şi sinteza c.l.c.
A Y = AB + AB
B
B
AB
B A B A AB AB Y = A B + AB
0 0 1 1 0 0 0
0 1 1 0 0 1 1
1 0 0 1 1 0 1
1 1 0 0 0 0 0
Y = A⊕B (4.3)
şi tabelul ei de funcţionare, tab. 4.2, ne propunem să realizăm sinteza circuitului
corespunzător în mai multe variante.
B A Y
0 0 0
0 1 1
1 0 1
1 1 0
A+B
B
Fig. 4.3. O altă variantă de implementare a XOR-ului
71
+Vcc
( ) (
Y = (A + B ) ⋅ (A + B ) = A + B + A + B ) , (4.6)
a cărei implementare poate fi făcută numai cu NOR-uri şi conduce la circuitul din
fig. 4.5.
72
Din motive legate de simplitatea expunerii, vom considera pentru început
poarta XOR cu două intrări, fig. 4.6.
A
B Y = A ⊕ B = AB + AB
Proprietatea nr. 2 (oricare ar fi numărul de intrări al unei porţi XOR, ieşirea Y=1/0
dacă un număr impar/par de variabile de intrare este egal cu 1):
⊕42
11 1 ⊕ ...
4 43 ⊕ 1 ⊕ 01⊕44
4 ⊕ ...
02 4⊕ 30 = 0
4 ; (4.8)
nr. par de "1" nr. oarecare de "0"
11⊕4
41⊕
2 ...
44 ⊕31 ⊕ 01⊕44
02⊕ 4
... ⊕
430 =. 1 (4.9)
nr. impar de "1" nr. oarecare de "0"
73
A KC (la A
1
Y=A
masă) 0
(a) Circuitul inversor (b) Circuitul neinversor
A A
Y=
1 A
P=
0
(c) Circuitul inversor / neinversor comandat
A YAB A YAB
B B Y
YABC
C Y C
D D YCD
A YAB
B Y
Y'
C
D YCD
P
Fig. 4.10. Schema detectorului de paritate comandat
Într-adevăr,
Y, pentru P = 0 (detector de imparitate);
Y′ = Y ⊕ P = (4.12)
Y, pentru P = 1 (detector de paritate).
Pentru confirmarea acestor rezultate, prezentăm tabelul de adevăr 4.4 al
detectorului de paritate comandat. Acest tabel reia practic de două ori primele 4
coloane şi ultima din tab. 4.3: o dată pentru P=0 şi a doua oară pentru P=1. În final,
este adăugată coloana Y’, obţinută prin aplicarea relaţiei 4.12.
Tab. 4.4. Tabelul de adevăr al detectorului de paritate comandat
75
D C B A Y P Y'
0 0 0 0 0 0 0
0 0 0 1 1 0 1
0 0 1 0 1 0 1
0 0 1 1 0 0 0
0 1 0 0 1 0 1
0 1 0 1 0 0 0
0 1 1 0 0 0 0
0 1 1 1 1 0 1
1 0 0 0 1 0 1
1 0 0 1 0 0 0
1 0 1 0 0 0 0
1 0 1 1 1 0 1
1 1 0 0 0 0 0
1 1 0 1 1 0 1
1 1 1 0 1 0 1
1 1 1 1 0 0 0
0 0 0 0 0 1 1
0 0 0 1 1 1 0
0 0 1 0 1 1 0
0 0 1 1 0 1 1
0 1 0 0 1 1 0
0 1 0 1 0 1 1
0 1 1 0 0 1 1
0 1 1 1 1 1 0
1 0 0 0 1 1 0
1 0 0 1 0 1 1
1 0 1 0 0 1 1
1 0 1 1 1 1 0
1 1 0 0 0 1 1
1 1 0 1 1 1 0
1 1 1 0 1 1 0
1 1 1 1 0 1 1
76
moment câte un cuvânt de cod format din 5 biţi, în componenţa cuvântului respectiv
existând întotdeauna un număr par de biţi egali cu 1 logic.
MAGISTRALĂ
E R
Mesaj Mesaj
A A
B B
C Ya C Yb Decizie
D D
Pa Pb
DP-I DP-II
. . .
I0
I1 MUX
. .
Y
. .
. .
In-1
Selecţia intrării care urmează a avea acces la ieşire se face printr-un cuvânt de
cod (adresă) având p biţi.
Se observă că n=2p, adică numărul de intrări este egal cu numărul
combinaţiilor logice de adresă a căror apariţie urmează să autorizeze accesul succesiv
al intrărilor către ieşire.
77
3.3.1. Circuitul de multiplexare cu 4 intrări
În cazul MUX-ului cu n=4 intrări (I0, I1, I2, I3), numărul barelor de adresă este
p=2 (A0, A1).
Pornind de la definiţia multiplexorului, construim tabelul de funcţionare al unui
MUX cu 4 intrări, tab. 4.5, scriem forma canonică disjunctivă, rel. 4.13, şi o
implementăm în fig. 4.12.
E A1 A0 I0 I1 I2 I3 Y
1 x x x x x x 0
0 0 0 I0 x x x I0
0 0 1 x I1 x x I1
0 1 0 x x I2 x I2
0 1 1 x x x I3 I3
A0 A1 E +Vc
c
A0 A1
I0
I1
Y
I2
I3
Y = E ( A1 A0 I 0 + A1 A0 I1 + A1 A0 I 2 + A1 A0 I 3 ). (4.13)
{ { { {
P0 P1 P2 P3
78
3.4. Demultiplexoare
Circuitele de demultiplexare (DMUX-urile) sunt c.l.c. care permit transmiterea
datelor de la o intrare unică, la una din cele m ieşiri selectate printr-un cuvânt de cod
(adresă).
Schema bloc a unui DMUX cu m ieşiri şi p bare de adresă (m=2p) este
prezentată în fig. 4.13.
A0 A1 . . . Ap-1
. . .
Y0
DMUX Y1
I . .
. .
. .
Ym-1
79
A1 A0 +Vcc
Y0
Y1
Y2
Y3
80
Compararea celor două numere de câte un bit fiecare, permite definirea
următoarelor funcţii, v. tab. 4.7:
- funcţia de inferioritate, f i k = A k B k , care ia valoarea logică 1 numai când
Ak<Bk, adică atunci când Ak=0 şi Bk=1;
- funcţia de egalitate, f e k = A k ⊕ B k , care ia valoarea logică 1 numai când
Ak=Bk, adică fie Ak=Bk=0, fie Ak=Bk=1 logic;
- funcţia de superioritate, f s k = A k B k , care ia valoarea logică 1 numai când
Ak>Bk.
A k B k = 1 pentru A k < B k ;
Sintetic, putem scrie: A k ⊕ B k = 1 pentru A k = B k ; (4.15)
A B = 1 pentru A > B ,
k k k k
+Vcc
fik
Ak
fek
Bk
fsk
81
3.5.2. Comparatorul numeric de 4 biţi
Se poate obţine prin interconectarea a patru comparatoare de un bit.
Cele două numere de câte 4 biţi fiecare se pot scrie astfel:
A = 23A3+22A2+21A1+20A0 ;
B = 23B3+22B2+21B1+20B0.
Procesul comparării începe cu biţii cei mai semnificativi. Astfel, pentru a avea
A<B este necesar ca:
sau A3 < B3,
sau A3 = B3 şi A2 < B2,
sau A3 = B3 şi A2 = B2 şi A1 < B1,
sau A3 = B3 şi A2 = B2 şi A1 = B1 şi A0 < B0.
Rezultă funcţia:
Fi = fi3 +fe3fi2+fe3fe2fi1+fe3fe2fe1fi0. (4.16)
Pentru A = B ete necesar ca:
A3 = B3 şi A2 = B2 şi A1 = B1 şi A0 = B0.
Rezultă funcţia:
Fe = fe3fe2fe1fe0. (4.17)
Pentru A > B este necesar ca:
sau A3 > B3,
sau A3 = B3 şi A2 > B2,
sau A3 = B3 şi A2 = B2 şi A1 > B1,
sau A3 = B3 şi A2 = B2 şi A1 = B1 şi A0 > B0.
Rezultă funcţia:
Fs = fs3+fe3fs2+fe3fe2fs1+fe3fe2fe1fs0. (4.18)
Întrucât relaţiile 4.16, 4.17 şi 4.18 nu pot fi adevărate simultan, se poate scrie
că oricare din cele 3 relaţii este adevărată dacă celelalte două sunt false:
Fi = Fe ⋅ Fs; (4.19)
Fe = Fi ⋅ Fs; (4.20)
Fs = F i ⋅ F e . (4.21)
Prin urmare, teoretic este suficientă obţinerea a două din relaţiile 4.16, 4.17 şi
4.18, a treia rezultând (cu numai două invesoare şi o poartă ŞI) dintr-una din relaţiile
4.19, 4.20 sau 4.21. Practic, se implementează toate relaţiile 4.16, 4.17 şi 4.18, pentru
a nu apărea diferenţe de timpi de propagare.
82
fi3
fe3 fe3
fe2 Fe
fi2 fe1
fi0 A=B
fe3 Fi Fe'
fe2 A<B b)b
fi1 b)
fe3 Fi
fe2
fe1
fi0 Fe Fs
fe3 A>B
fe2 Fi'
fe1
fi0 Fs''
Fi'
a) c)
În fig. 4.18 este prezentată implementarea funcţiilor Fi, fig. 4.18 a, şi Fe, fig. 4.18 b, cu
observaţia că circuitul corespunzător lui Fs poate fi realizat de maniera din fig. 4.18a (evident cu
alte mărimi de intrare) sau de maniera din fig. 4.18 c (v. relaţia 4.21).
Fi', Fe' şi Fs' sunt intrări de extensie la care se conectează ieşirile
comparatorului de 4 biţi de rang inferior.
Varianta integrată a comparatorului numeric de 4 biţi este circuitul integrat
SN 7485, fig. 4.19.
A0 A1 A2 A3 B0 B1 B2 B3
+Vcc 10 12 13 15 9 11 14 1
16 6 Fe1
3 I A=B
2
A=B 7 Fi1
IA<B SN 7485 A<B
IA>B 5 Fs1
8 A>B
GND
83
A0 A1 A2 A3 B0 B1 B2 B3 A4 A5 A6 A7 B4 B5 B6 B7
+Vcc 10 12 13 15 9 11 14 1 +Vcc 10 12 13 15 9 11 14 1
16 16 6 Fe2
3 6 Fe1 Fe'1 3 A=B
I A=B IA=B 7 Fi2
2 A=B COMP. 1 7 Fi1 Fi'1 2 COMP. 2 A<B
I A<B IA<B
4 A<B SN 7485 5 Fs1 Fs'1 4 SN 7485 5 Fs2
I A>B IA>B
8 A>B 8 A>B
GND GND
În fig. 4.19 şi 4.20 putem observa modul în care sunt conectate intrările care
provin de la rangul inferior al comparatorului numeric integrat SN 7485.
Astfel, intrarea corespunzătoare funcţiei de egalitate, A=B, se conectează la
+VCC (1 logic), simulându-se astfel egalitatea biţilor de rang inferior care de fapt nu
există (v. tab. 4.6).
Similar, intrările corespunzătoare funcţiilor de inferioritate (A<B) şi
superioritate (A>B) sunt conectate la masă, simulând absenţa oricărei inegalităţi
provenite de la rangul inferior.
3.6. Sumatoare
Sumatoarele sunt subsisteme logice combinaţionale care asigură - direct sau
indirect - efectuarea tuturor operaţiilor aritmetice dintr-un sistem de calcul.
A0
S0
A1
.
.
.
. S1
. .
. .
An-1 . .
SUMATOR . .
B0
B1 Sn-1
. .
. .
. .
Cn-1
Bn-1
3.6.1. Semisumatorul
Semisumatorul realizează suma a două numere binare de câte 1 bit, fără a ţine
seama de transportul de la bitul imediat inferior ca semnificaţie.
84
Pornind de la tabelul de adevăr al unui semisumator de 1 bit, tab. 4.8, se obţin
relaţiile de calcul 4.22 şi 4.23 a căror implementare conduce la schema din fig. 4.22 a,
sau, la nivel de schemă bloc, fig. 4.22 b.
Si = A i ⊕ Bi ; (4.22)
Ci = Ai ⋅ Bi . ( 4.23)
+Vc
Ai Bi
Ai Si
Bi
1/2 Σ
Ci
Ci S i
85
Tab. 4.9. Tabelul de funcţionare al sumatorului complet de 1 bit
Intrări Ieşiri
Suma
Ai Bi Ci-1 Si Ci
0 0 0 00 0 0
0 0 1 01 1 0
0 1 0 01 1 0
0 1 1 10 0 1
1 0 0 01 1 0
1 0 1 10 0 1
1 1 0 10 0 1
1 1 1 11 1 1
86
Ai Bi Ci-1 Ci +Vcc
Si
Ci
Ci
15 2 6 9 12
S3 S2 S1 S0
87
3.7. Convertoare de cod
Convertoarele de cod sunt circuite logice combinaţionale care permit
transformarea unui cod binar în altul.
Schema bloc a unui convertor de n / m biţi este prezentată în fig. 4.26.
I0 O0
I Convertor O1 Cod binar
Cod binar 1 . .
iniţial
.
.
.
.
.
.
de cod .
.
.
. final
In-1 iniţial Om-1
B0 G0
Cod binar B1 Convertor G1 Cod binar
de cod reflectat
natural B2 G2 (Gray)
B3 G3
După cum rezultă şi din tabelul de adevăr, tab. 4.10, codul binar reflectat
(Gray) se obţine din codul binar natural astfel:
G0 - repetă primele 2 locaţii ale lui B0, după care se reflectă din 2 în 2 locaţii;
G1 - repetă primele 4 locaţii ale lui B1, după care se reflectă din 4 în 4 locaţii;
G2 - repetă primele 8 locaţii ale lui B2, după care se reflectă din 8 în 8 locaţii;
G3 - repetă B3.
88
Tab. 4.10. Tabelul de adevăr al convertorului de cod "binar natural - Gray"
Pornind de la tab. 4.10, alcătuim diagramele VK pentru G3, G2, G1 şi G0, fig.
4.28.
B1B0 B1B0
00 01 11 10 00 01 11 10
B3B2 B3B2
00 00
01 01 1 1 1 1
11 1 1 1 1 11
10 1 1 1 1 10 1 1 1 1
G3 = B3 G 2 = B2 B3 + B2 B3
(a) (b)
= B2 ⊕ B3
89
Fig. 4.28. Diagramele VK corespunzătoare funcţiilor de ieşire ale convertorului
B1B0 B1B0
00 01 11 10 00 01 11 10
B3B2 B3B2
00 1 1 00 1 1
01 1 1 01 1 1
11 1 1 11 1 1
10 1 1 10 1 1
G1
B1
G0
B0
Fig. 4.29. Schema logică minimală a convertorului de cod "binar natural - Gray"
G0 B0
Cod binar G1 Convertor B1 Cod binar
de cod
reflectat G2 B2 natural
(Gray) G3 B3
90
Tab. 4.11. Tabelul de adevăr al convertorului de cod "Gray - binar natural"
91
+Vcc
G3 B3
B2
G2
B1
G1
B0
G0
3.8. Codificatoare
Codificatoarele sunt circuite logice combinaţionale cu n intrări şi m ieşiri de
adresă, constituind de fapt subsisteme ale unor circuite integrate pe scară medie
(M.S.I.) sau largă (L.S.I.) cum ar fi: convertoarele de cod, circuitele ROM, PLA, etc.
Schema bloc a unui codificator este prezentată în fig. 4.32.
I1 A0
I. 2 A2
.
.
.
.
.
.
CD .
.
.
.
.
In Am-1
INTRĂRI ADRESE
I1 I2 I3 I4 I5 I6 I7 A2 A1 A0
1 0 0 0 0 0 0 0 0 1
0 1 0 0 0 0 0 0 1 0
0 0 1 0 0 0 0 0 1 1
0 0 0 1 0 0 0 1 0 0
0 0 0 0 1 0 0 1 0 1
0 0 0 0 0 1 0 1 1 0
0 0 0 0 0 0 1 1 1 1
Rezultă că numărul cuvintelor furnizate la ieşire este n=2m-1 şi este egal cu
numărul intrărilor.
92
Pentru exemplificare, ne propunem să realizăm sinteza unui codificator de
adresă cu n=7 intrări, deci cuvântul de adresă va fi format din m=3 biţi.
Pornind de la tabelul de adevăr, tab. 4.12, se deduc expresiile funcţiilor de
ieşire, rel. 4.34, 4.35 şi 4.36, şi se obţine varianta de implementare din fig. 4.33:
A0 = I1 + I3 + I5 + I7 ; (4.34)
A1 = I2 + I3 + I6 + I7 ; (4.35)
A2 = I4 + I5 + I6 + I7 . (4.36)
I1 I2 I3 I4 I5 I6 I7 +Vcc
A0
A1
A2
A0
A1
A2
93
A 0 = I1 + I 3 + I 5 + I 7 = I1 I 3 I 5 I 7 (4.37)
A1 = I 2 + I 3 + I 6 + I 7 = I 2 I 3 I 6 I 7 (4.38)
A 2 = I 4 + I5 + I 6 + I 7 = I 4 I5 I6 I7 (4.39)
Se obţine schema prezentată în fig. 4.34.
3.9. Decodificatoare
Decodificatoarele sunt circuite logice combinaţionale cu n intrări şi m ieşiri,
realizate în tehnologie MSI, care activează una sau mai multe ieşiri în funcţie de
cuvântul de cod aplicat la intrare (m=2n).
Schema bloc a unui decodificator este prezentată în fig. 4.35.
A0
Y0
A. 1 Y. 1
.
.
.
DCD .
.
.
.
.
. .
An-1 Ym-1
Din tabelul de adevăr, tab. 4.13, se obţin expresiile 4.40 ale funcţiilor de ieşire
şi varianta de implementare din fig. 4.37.
Tab. 4.13. Tabelul de adevăr al decodificatorului cu 2 intrări şi 4 ieşiri
A1 A0 Y0 Y1 Y2 Y3
0 0 1 0 0 0
0 1 0 1 0 0
1 0 0 0 1 0
1 1 0 0 0 1
94
Y0 = A1A 0 ; Y1 = A1A 0 ; Y2 = A1A 0 ; Y3 = A1A 0 (4.40)
A1 A0 +Vcc
Y0
Y1
Y2
Y3
A0 Y0
A1 Y1
A2
DCD .
.
.
.
. .
A3 Y9
95
Tab. 4.14. Tabelul de adevăr al decodificatorului BCD - zecimal
A3 A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9
0 0 0 0 0 0 1 1 1 1 1 1 1 1 1
1 0 0 0 1 1 0 1 1 1 1 1 1 1 1
2 0 0 1 0 1 1 0 1 1 1 1 1 1 1
3 0 0 1 1 1 1 1 0 1 1 1 1 1 1
4 0 1 0 0 1 1 1 1 0 1 1 1 1 1
5 0 1 0 1 1 1 1 1 1 0 1 1 1 1
6 0 1 1 0 1 1 1 1 1 1 0 1 1 1
7 0 1 1 1 1 1 1 1 1 1 1 0 1 1
8 1 0 0 0 1 1 1 1 1 1 1 1 0 1
9 1 0 0 1 1 1 1 1 1 1 1 1 1 0
10 1 0 1 0 1 1 1 1 1 1 1 1 1 1
11 1 0 1 1 1 1 1 1 1 1 1 1 1 1
12 1 1 0 0 1 1 1 1 1 1 1 1 1 1
13 1 1 0 1 1 1 1 1 1 1 1 1 1 1
14 1 1 1 0 1 1 1 1 1 1 1 1 1 1
15 1 1 1 1 1 1 1 1 1 1 1 1 1 1
A0 A1 A2 A3
DCD
BCD - 7 sgm
....
a b .... g
96
Dacă ieşirile decodificatorului sunt active în stare “jos”, ele se notează cu
a , b,..., g şi vor comanda un digit ale cărui LED-uri se află în conexiune anod comun
(AC), fig. 4.40 c.
Este uşor de înţeles faptul că, în condiţiile în care LED-urile au catozii legaţi
împreună (KC) şi conectaţi la masă, singurul potenţial care, aplicându-se pe anozi,
poate deschide LED-urile, este +VCC, deci 1 logic.
Un raţionament similar poate fi făcut pentru conexiunea AC.
a
a
b b
f b . . . .
g . . . .
. . . .
e c g g
d
AC (la +VCC)
(a) (b) (c)
97
Tab. 4.15. Tabelul de adevăr al decodificatorului BCD – 7 segmente
A3 A2 A1 A0 a b c d e f g
0 0 0 0 0 1 1 1 1 1 1 0
1 0 0 0 1 0 1 1 0 0 0 0
2 0 0 1 0 1 1 0 1 1 0 1
3 0 0 1 1 1 1 1 1 0 0 1
4 0 1 0 0 0 1 1 0 0 1 1
5 0 1 0 1 1 0 1 1 0 1 1
6 0 1 1 0 1 0 1 1 1 1 1
7 0 1 1 1 1 1 1 0 0 0 0
8 1 0 0 0 1 1 1 1 1 1 1
9 1 0 0 1 1 1 1 1 0 1 1
10 1 0 1 0 x x x x x x x
11 1 0 1 1 x x x x x x x
12 1 1 0 0 x x x x x x x
13 1 1 0 1 x x x x x x x
14 1 1 1 0 x x x x x x x
15 1 1 1 1 x x x x x x x
0 1 2 3 4 5 6 7 8 9
98
Se completează diagramele Veitch-Karnaugh ale celor 7 funcţii de ieşire, fig.
4.42, şi se alege minimizarea de tip conjunctiv, deoarece din analiza diagramelor se
constată că locaţiile care conţin 0 logic sunt mai puţine.
(a) (b)
A1A0 A1A0
00 01 11 10 00 01 11 10
A3A2 A3A2
00 0 00
01 0 01 0 0
11 x x x x 11 x x x x
10 x x 10 x x
(c) (d)
A1A0 A1A0
00 01 11 10 00 01 11 10
A3A2 A3A2
00 0 00 0
01 01 0 0
11 x x x x 11 x x x x
10 x x 10 x x
(e) (f)
A1A0 A1A0
00 01 11 10 00 01 11 10
A3A2 A3A2
00 0 0 00 0 0 0
01 0 0 0 01
11 x x x x 11 x x x x
10 x x 10 x x
99
(g)
A1A0
00 01 11 10
A3A2
00 0 0
01 0
11 x x x x
10 x x
Observaţie: Locaţiile libere din diagramele VK sunt cele în care în mod normal
ar fi trebuit înscrisă valoarea logică 1. Din motive de simplitate a desenului şi
uşurinţă a grupărilor, locaţiile respective au fost lăsate libere.
A3 A2 A1 A0
A3 A2 A1
aFMC
bFMC
gFMC
100
( )(
a FMC = A3 + A 2 + A1 + A0 ⋅ A 2 + A1 + A0 ; )
( )(
bFMC = A 2 + A1 + A 0 ⋅ A 2 + A1 + A0 ; )
(4.41)
( )(
gFMC = A3 + A 2 + A1 ⋅ A 2 + A1 + A0 , )
iar implementarea lor conduce la schema decodificatorului BCD – 7 segmente din fig.
4.43.
Tab. 4.16. Tabelul de funcţionare al decodificatorului BCD - 7 segmente integrat (CDB 447)
101
Nota (b):
RI / RBO (Blanking Input / Ripple Blanking Output);
BI - în "aer" sau la "1" dacă dorim funcţiile de ieşire 0÷15;
RBI - în "aer" sau la "1" dacă afişarea lui 0 nu este dorită;
LT (Lamp Test Input).
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
102
Intuitiv, codificatorul ar putea fi imaginat sub forma unui dulap cu m sertare, fig.
4.46, în fiecare sertar aflându-se câte k bile albe şi negre, simbolizând valorile logice
1, respectiv 0. După ce au fost umplute cu bile, sertarele sunt încuiate şi cheia este
aruncată, astfel încât configuraţia alb-negru a bilelor din sertare rămâne definitivă.
L0
L1
w0
w1
Lm-1
wm-1
Ok-1 O1 O0
103
3.10.1. Memorii ROM bipolare
Memoriile ROM bipolare se caracterizează prin timpi reduşi de acces la
informaţia memorată (de ordinul zecilor de nanosecunde).
+VCC
wp
lk-1 l1 l0
Tk-1 T1 T0
Ok-1 O1 O0
Fig. 4.47. A m-a parte din codificatorul memoriei ROM bipolare programabile la producător
104
tranzistoarul T0 va rămâne permanent blocat şi potenţialul masei se va transfera la
ieşire prin rezistenţa din emiter. Rezultă VO 0 = 0V , deci 0 logic.
Programarea memoriei ROM este, prin urmare, o etapă a procesului de
fabricaţie, legăturile dintre bazele tranzistoarelor şi liniile wp fiind realizate prin
metalizare, după aplicarea pe chip-ul semiconductor a unei măşti care lasă libere
numai acele zone li care urmează a fi metalizate. Se spune că această memorie ROM
este programabilă prin mască.
+VCC
R R R
fk-1 f1 f0
Dk-1 D1 D0
wP Ip
Ok-1 O1 O0
Fig. 4.48. A m-a parte din codificatorul memoriei ROM bipolare programabile la utilizator
105
3.10.2. Memorii ROM unipolare
Memoriile ROM unipolare au capacităţi mari, dar timpi de acces mai slabi
decât ai memoriilor bipolare (sute de nanosecunde).
wP
TD k −1 TD1 TD 0
Ok-1 O1 O0
Fig. 4.49. A m-a parte din codificatorul memoriei ROM unipolare programabile la producător
106
flotantă, neconectată la circuitul exterior şi plasată în interiorul stratului de oxid ce
separă grila principală de canalul virtual.
În fig. 4.50 am prezentat structura fizică şi simbolizarea unui astfel de
tranzistor.
VDS
_
- VGS + Gf +
S G D
n n
“p”
SB
a) Structura fizică b) Simbolul
107
Memoria E2PROM realizează o ştergere relativ rapidă a informaţiilor stocate,
combinând o modificare a structurii fizice a tranzistorului driver cu utilizarea unui
procedeu electric simplu de ştergere.
Astfel, stratul de oxid care separă grila flotantă de substratul de bază este mult
mai subţire către zona drenei, atingând valori de ordinul 0,01µm.
Înscrierea se face prin aplicarea, transversal faţă de pelicula de oxid, între drenă
şi grila de lucru, a unei tensiuni de cca. 10V care determină străpungerea oxidului,
formarea norului electronic care dezactivează tranzistorul şi, implicit, înscrierea unui 1
logic la locaţia respectivă a memoriei.
Ştergerea se realizează prin inversarea polarităţii tensiunii necesare înscrierii
unui 1 logic.
A2
A1 MUX MUX MUX
A0 7 1 0
CS
O7 O1 O0
Fig. 4.51. Structura unei memorii ROM de 8Kb
O organizare mai judicioasă din punctul de vedere al numărului de porţi
utilizate, este cea prezentată în fig. 4.51.
În această schemă, decodificatorul prezintă numai n=7 linii de adresă (A3, A4,
…, A9) care activează m=27=128 linii de cuvânt, fiecare dintre acestea selectând câte
un cuvânt de cod format din 64 biţi, grupaţi 8 câte 8 la intrările a 8 multiplexoare.
Primele 3 linii de adresă, şi anume cele corespunzătoare celor mai puţin semnificativi
108
3 biţi (A2, A1, A0), sunt destinate selecţiei succesive a câte 8 din cei 64 biţi de la
intrarea MUX-urilor şi dirijării acestora către ieşirile O0, O1, …, O7, v. tab. 4.17.
Tab. 4.17. Explicativ pentru funcţionarea memoriei ROM de 8 Kb
0 0 ... 0 1 1 1 I7
0 0 ... 1 0 0 0 I0
w1 0 0 ... 1 0 0 1 I1
0 0 ... 1 1 1 1 I7
w127 1 1 ... 1 1 1 1 I7
10 ROM 8
109
3.10.4. Extinderea capacităţii memoriilor ROM
Cunoscut fiind faptul că dimensiunea (capacitatea) unei memorii ROM este
dată de produsul dintre numărul de cuvinte de cod m=2n (unde n reprezintă numărul de
linii de intrare) şi lungimea k a cuvântului de cod (de ieşire), rezultă că extinderea
capacităţii se poate realiza prin interconectarea la intrare, la ieşire sau mixtă a mai
multor memorii.
110
Concret, pentru a obţine k=32biţi, vom comanda cele 4 memorii ROM de 8Kb
cu aceleaşi 10 linii de adresă, ieşirile memoriilor respective urmând a fi citite în
paralel.
La ieşirea circuitului se obţin (1024x8x4)biţi=(1024x32)biţi=(1x32)Kbiţi, adică
1024 cuvinte a câte 32 biţi fiecare.
_
CS
A0,…,A9 10 8
ROM-0
1024 x 8
_
A10
CS
10 8
ROM-1 8
1024 x 8
_ D0,…,D15
CS
10 8
ROM-2
8
1024 x 8
_
CS
10 8
ROM-3
1024 x 8
111
3.11. Arii logice programabile
În cazul unor aplicaţii cu un număr mare de variabile de intrare şi viteze de
lucru ridicate, utilizarea memoriilor fixe programabile la utilizator (PROM, EPROM,
E2PROM) poate deveni improprie sau neeconomică.
De asemenea, în situaţiile în care este necesară construirea unor circuite logice
combinaţionale complexe care nu se fabrică în tehnologie integrată, implementarea
acestora ar conduce la utilizarea mai multor circuite integrate interconectate între ele,
ocupând un spaţiu mai mare pe circuitul imprimat, cu un consum sporit şi o fiabilitate
mai redusă.
În toate aceste situaţii, ariile logice programabile prin mască la producător
(Programmable Logic Array = PLA) sau pe cale electrică (Field PLA = FPLA) la
utilizator, reprezintă o soluţie salvatoare.
Ca şi în cazul memoriei ROM, PLA / FPLA se compune dintr-un decodificator
format dintr-o matrice programabilă de porţi ŞI, un codificator format dintr-o matrice
programabilă de porţi SAU, precum şi amplificatoare de ieşire programabile.
Considerând schema logică a unei FPLA, fig. 4.55, observăm că aceasta
prezintă 16 intrări (I0, I1, …, I15), 3 niveluri de programare (la intrările porţilor ŞI, la
intrările porţilor SAU şi la intrările porţilor SAU-EXCLUSIV), precum şi un nivel de
porţi TSL pentru cuplarea celor 8 ieşiri (O0, O1, …, O7) la magistrala de date.
Fuzibilele cu ajutorul cărora se face programarea, sunt simbolizate în fig. 4.55
prin cerculeţe.
În condiţiile în care toate fuzibilele sunt intacte, toţi termenii Pk sunt nuli (în
structura lor apar variabilele de intrare luate atât direct cât şi negate, v. principiul
contradicţiei, § 1.2), termenii sumă Sr – la fel, deci toate ieşirile circuitului vor fi în 0
logic.
Arderea fuzibilelor de la nivelul intrărilor matricei ŞI, va permite formarea
termenilor produs de forma:
15
( )
Pk = ∏ i n ⋅ I n + jn ⋅ I n ,
0
(4.44)
cu k=0, 1, …, 47 şi:
i n = jn = 0 , dacă intrarea este neprogramată;
i n = jn , dacă intrarea este programată;
i n = jn = 1 , dacă intrarea este redundantă.
112
I0
I0
I1 I 0
I1
I1
I15
I15
I15
--- ---
SI-0 SI-1 -------- SI-47
P0 P1 P47
S0
SAU-0 O0
S1
SAU-1 O1
S7
SAU-7 O7
_
CS
Fig. 4.55. Schema logică a unei FPLA
113
+VCC
I1
I1 _
I1
I15
I15
_
I15
P0 P1 P47
+VCC
S0
O0
RSAU0
+VCC
S1
O1
RSAU1
+VCC
S7
O7
RSAU7
114
Comparativ cu o memorie ROM cu acelaşi număr de intrări (16) şi de ieşiri (8),
PLA / FPLA este mult mai economică, prezentând o capacitate mult mai mică, 48
cuvinte x 8 biţi, faţă de 216 cuvinte x 8 biţi în cazul memoriei ROM.
În general, în cazul unor aplicaţii care presupun un număr mare de variabile de
intrare, principalele avantaje ale PLA / FPLA faţă de memoria ROM constau în
posibilitatea programării matricei ŞI şi a complementării variabilelor de ieşire.
Ca şi în cazul memoriilor ROM, extinderea capacităţii PLA / FPLA este
posibilă şi uzuală.
115
CAPITOLUL 4
x y1
Intrări x12 y2 Ieşiri
principale
x ym principale
n
q1’ q1 q1’
∆t1
C.L.C
q2’ q2 q2’
∆t 2
ql’ ql ql’
∆t l
C.L.S.
116
În cazul în care yk nu depinde decât de intrările x1, x2, …, xn, spunem că
relaţiile 5.1 astfel modificate, definesc un automat de tip Moore.
Stările următoare qi’ devin prezente după un interval de timp determinat de
întârzierile ∆t1, ∆t2, …, ∆tl, special introduse în circuit.
Dacă ∆t1≠∆t2≠ …≠ ∆tl, spunem că c.l.s. este de tip asincron, iar dacă ∆t1=∆t2=
…= ∆tl= ∆t, deci modificarea stărilor are loc după un acelaşi interval de timp, ∆t, la
comanda unui impuls de tact, spunem că c.l.s. este de tip sincron.
Se observă că trecerea de la sisteme de ordinul zero (c.l.c.) la cele de ordin
superior (c.l.s) se face prin introducerea unor reacţii, care conferă ieşirilor circuitului o
autonomie parţială, la limită – totală, faţă de intrări, deci calitatea de memorie.
117
S R
S R
P1 P2
Q Q
Q Q
a) Schema logică b) Schema bloc
Sn Rn Qn+1
0 0 Qn
0 1 0
1 0 1
1 1 x
SnRn
Qn 00 01 11 10
0 0 0 x 1
1 1 0 x 1
R nQn Sn
- pentru SnRn = 00, Qn+1=Qn (prima linie a tabelului de tranziţie), deci valorile
logice ale lui Qn se trec în coloana SnRn = 00 a diagramei VK;
- pentru SnRn=01(10), Qn+1=0(1) indiferent de valorile lui Qn şi locaţiile din
coloana a doua (a patra) a diagramei VK se completează cu 0(1).
- pentru SnRn=11, ieşirile celor două porţi sunt forţate simultan în 0 logic, deci
s-ar ajunge la situaţia inadmisibilă în care:
Q n +1 = Q n +1 = 0 . (5.4)
Din acest motiv combinaţia de intrare SnRn=11 este interzisă (de obicei prin
logică suplimentară) iar în locaţiile corespunzătoare ale tab. 5.1 şi diagramei VK din
fig. 5.3, se pune semnul "x", specific locaţiilor în care funcţia este nedefinită.
118
În urma minimizării, se obţine relaţia 5.3.
Denumirile S (SET) şi R (RESET) ale intrărilor latch-ului SR asincron provin
din limba engleză şi au semnificaţiile: înscriere, respectiv ştergere.
Într-adevăr, observăm că pentru SnRn=10, intrarea de înscriere Sn este activată
şi în memoria elementară se înscrie 1 logic, deci Qn+1=1.
Similar, pentru SnRn=01, intrarea de ştergere Rn este activată şi memoria este
ştearsă: Qn+1=0.
Relaţia 5.3 se verifică cu uşurinţă pentru primele 3 linii ale tab. 5.1.
S R
P1 P2
Q Q
Q Q
a) schema logică b) schema bloc
Sn Rn Qn+1
1 1 Qn
1 0 0
0 1 1
0 0 x
relaţie identică cu rel. 5.3, obţinută în cazul circuitului basculant bistabil SR realizat cu
NOR-uri.
Aceeaşi relaţie se obţine şi în urma minimizării funcţiei logice Qn+1 cu
ajutorul diagramei VK din fig. 5.5.
119
Sn R n
Qn 00 01 11 10
0 x 1 0 0
1 x 1 1 0
Sn R nQn
Exemplu: Tranziţia 11→00 a intrărilor, poate aduce ieşirile Q, Q ale CBB din fig.
5.2 în oricare din cele două stări posibile. Astfel, pentru SnRn=11, ambele ieşiri vor fi
forţate în 0, Q = =0, validândQ prin intermediul legăturilor de reacţie porţile P1, P2.
Aplicând acum SnRn=00 şi admiţând că poarta P1 este mai rapidă, se va obţine un 1
logic la ieşirea , ceea ce determină
Q - prin reacţie - un 0 logic la ieşirea Q. Evident,
dacă aplicăm aceeaşi supoziţie pentru poarta P2, valorile logice ale ieşirilor se
inversează.
120
intrare 3 şi 4 sunt deschise, conduce la o funcţionare asincronă a circuitului. Din acest
motiv, sunt necesare condiţii restrictive pentru relaţia de timp dintre CLK şi S R .
S CLK R
3 4
S CLK R
S R
Q Q
1 2
Q Q
S CLK R
3 4
S CLK R
S R
Q Q
1 2
Q Q
Circuitul din fig. 5.7 funcţionează similar, impulsul de tact fiind de această dată
activ pe palierul superior (1 logic) al impulsului de tact.
121
4.1.3. Circuitul basculant bistabil SR Master-Slave
După cum reiese din fig. 5.8, circuitul basculant bistabil SR Master-Slave
reprezintă o extensie serie a bistabilului SR sincron implementat cu NAND-uri (v. fig.
5.7). Schema logică este prezentată în fig. 5.9 a, iar diagramele impulsurilor CLK şi
CLK - în fig. 5.9 b şi c.
S CLK R
SM RM
M
QM QM
SS CLK RS
S
QS QS
Q Q
Funcţionare
În intervalul (1)-(2), v. diagramele b şi c din fig. 5.9, porţile de intrare (3M,
4M) şi de transfer (3S, 4S) sunt blocate, iar MASTER-ul este izolat atât de intrări cât şi
de SLAVE.
În intervalul (2)-(3), CLK=1 şi porţile 3M, 4M sunt validate, iar informaţia se
înscrie în MASTER; porţile 3S, 4S fiind blocate ( CLK = 0 ), bistabilul SLAVE este în
continuare izolat faţă de MASTER.
În intervalul (3)-(4) se repetă situaţia din intervalul (1)-(2) când MASTER-ul
era izolat atât de intrări cât şi de SLAVE.
În sfârşit, după momentul (4), porţile 3M, 4M sunt blocate (MASTER-ul
izolat faţă de intrări) iar porţile 3S, 4S sunt validate şi informaţia din MASTER se
transferă în SLAVE.
Concluzionând, înscrierea informaţiei în MASTER are loc înainte de
momentul (3) (posibil chiar pe frontul descrescător al CLK), iar transferul ei în
SLAVE (şi deci la ieşire) are loc după momentul (4) (deci pe acelaşi front descrescător
al CLK).
122
S CLK R
Porţi
intrare
3M 4M
CBB-SR
MASTER
sincron
CBB-SR
1M 2M MASTER
asincron
CLK
Porţi
transfer
3S 4S CBB-SR
SLAVE
sincron
CBB-SR
a) 1S 2S SLAVE
asincron
Q Q
CLK
CLK
123
Deşi realizează o mult mai bună separaţie între când şi cum trebuie să se
modifice informaţia memorată, CBB-SR-MS nu elimină dezavantajul reprezentat de
posibilitatea apariţiei tranziţiilor nedeterminate (v. tab. 5.1 şi 5.2).
Evident, se pot construi CBB-SR-MS care să comute pe tranziţia pozitivă a
impulsului de tact.
S R
Q Q
Datorită inversorului, din tabelul 5.1 rămân numai liniile 2 şi 3 pentru care
D n = S n = R n , obţinându-se tabelul 5.3.
Dn = S n = Rn Qn Qn+1
1 x 1
0 x 0
Deoarece repetă practic instantaneu la ieşire ceea ce i se aplică la intrare (v. tab.
5.3), circuitul nu prezintă interes practic.
124
4.2.2. Circuitul basculant bistabil de tip D sincron
Variantele de CBB tip D sincron perezentate în fig. 5.11 şi 5.12 au fost obţinute
prin ataşarea câte unui inversor circuitelor basculante bistabile SR sincrone din fig. 5.6
şi 5.7.
D
CLK
S R D CLK
≡
Q Q Q Q
CLK
S R
D CLK
≡
Q Q Q Q
D E (CLK)
Q0 Q0
Fig. 5.13. Schema logică a latch-ului de tip D din structura CI - CDB 475
Tab. 5.4. Explicativ pentru funcţionarea latch-ului de tip D din fig. 5.13
126
CLK DIN
A _
B DCD E
C 7 ... 1 0
Q7 Q1 Q0
Datele de intrare DIN sosesc într-o manieră serială, fiecare bit fiind distribuit la
intrările D ale celor 8 latch-uri sincrone. Combinaţia logică a liniilor de adresă A, B,
C, activează una din liniile de ieşire ale decodificatorului, selectând astfel latch-ul în
care urmează a fi înscrisă informaţia în timpul palierului activ al impulsului de CLK.
Evident, următorul bit de informaţie va fi dirijat de către combinaţia logică a liniilor de
adresă către un alt bistabil, ş.a.m.d.
Observăm că latch-ul adresabil este de fapt o memorie în care informaţia este
înscrisă bit cu bit, putând însă fi citită integral la ieşirile celor 8 bistabile. Prin urmare,
latch-ul adresabil poate fi privit şi ca un convertor serie-paralel.
Latch-ul adresabil realizează o bună separaţie între unde, când şi cum trebuie
să se înscrie informaţia. Astfel, combinaţia logică a liniilor de adresă stabileşte unde
(în ce bistabil) urmează a fi înscrisă informaţia, impulsul CLK dictează momentul
când să aibă loc înscrierea, iar valoarea logică a fiecărui bit din componenţa DIN
stabileşte modul cum urmează să se modifice informaţia din bistabilul selectat.
127
DCD _
Adrese WE
n E
1 din 2
n n
n
2
n
DIN 2 CELULE
DE MEMORIE
2n
_
MUX E
DOUT
Combinaţia logică a celor n linii de adresă va activa una din cele 2n linii de
ieşire ale decodificatorului, selectând astfel una din cele 2n celule de memorare în care
urmează a se înscrie bitul de informaţie sosit pe linia de date DIN.
După epuizarea tuturor celor 2n combinaţii logice posibile ale liniilor de adresă,
un număr de 2n biţi sosiţi pe intrarea serială de date DIN se vor afla deja înscrişi în cele
2n locaţii ale memoriei RAM.
Regimul de citire se realizează pentru WE = 1 , situaţie în care multiplexorul
este activat, iar decodificatorul este inhibat.
Combinaţia logică a liniilor de adresă va selecta locaţia de memorie al cărei
conţinut trebuie să aibă acces la ieşirea MUX-ului.
Putem astfel avea acces practic instantaneu la informaţia stocată în oricare din
cele 2n celule de memorie, cu condiţia aplicării combinaţiei logice corespunzătoare a
liniilor de adresă.
Baleierea aleatoare (în orice ordine) a tuturor celor 2n combinaţii de adresă, va
permite o citire serială, într-o ordine oarecare, a conţinutului tuturor celor 2n locaţii de
memorie.
128
Dintre cele mai frecvente aplicaţii ale sale, menţionăm registrele: registrul de
deplasare serie, paralel, combinat, universal, etc.
DIN D0 Q0 D1 Q1 D2 Q2 D3 Q3 DOUT
129
I3 I2 I1 I0
CLK
CLK D CLK D CLK D CLK D
Q Q Q Q
Q3 Q2 Q1 Q0
Fig. 5.17. Schema generală a unui registru paralel
Registrul paralel este memoria zonelor de viteză maximă dintr-un sistem digital
de prelucrare a datelor.
S/P
1 2 1 2 1 2 1 2
D D D D
CLK
Q0 Q1 Q2 Q3 (SO)
130
Pentru S/P = 0, sunt validate porţile 2 şi datele de intrare I0, I1, I2, I3 au acces
la intrările celor 4 bistabile. Încărcarea paralel are loc în momentul aplicării impulsului
de CLK.
Pentru S/P = 1 sunt validate porţile 1, astfel încât registrul realizează o
deplasare serie a datelor de la stânga la dreapta, cu câte un bit pentru fiecare impuls de
CLK.
Registrul poate funcţiona ca un convertor paralel-serie, datele fiind introduse
paralel la intrările I0, I1, I2, I3 şi fiind extrase serie la ieşirea SO (Serial Output) a
circuitului.
În regim de convertor serie-paralel, datele se introduc de o manieră serială la
intrarea SI (Serial Input) şi sunt extrase paralel la ieşirile Q0, Q1, Q2, Q3.
S1(10)
D Q D Q D Q D Q
CLK (11)
CL(1)
131
Circuitul integrat SN 74194 prezintă comenzi logice speciale care-i sporesc
domeniul de aplicabilitate. Funcţionarea sincronă a circuitului este determinată de cele
două intrări de selecţie a modului de lucru, S0 şi S1. După cum rezultă şi din tabelul de
funcţionare, datele pot fi introduse şi deplasate de la stânga la dreapta, de
la dreapta la stânga, sau introduse paralel, încărcând simultan în registru toţi cei 4 biţi.
Dacă ambele intrări de selecţie S0 şi S1 sunt în stare "jos", datele existente în registru
sunt păstrate. Terminalele RI (Right Input) şi LI (Left Input) sunt intrări seriale pentru
deplasarea la dreapta, respectiv la stânga a datelor şi nu interferează în nici un fel cu
operaţiunea de încărcare paralel a datelor.
Intrările de selecţie şi de date trebuie să se stabilizeze cu un anumit interval de
timp înaintea apariţiei frontului pozitiv al CLK, ele devenind active numai după acest
moment.
Ştergere X L X X X X X L L L L
Hold X H l(b) l(b) X X X q0 q1 q2 q3
Deplasare ↑ H h l(b) X l X q1 q2 q3 L
la stânga ↑ H h l(b) X h X q1 q2 q3 H
Deplasare ↑ H l(b) h l X X L q0 q1 q2
la dreapta ↑ H l(b) h h X X H q0 q1 q2
Încărcare
paralel ↑ H h h X X in i0 i1 i2 i3
132
4.3. Circuite basculante bistabile de tip T
Circuitul basculant bistabil de tip T se obţine dintr-un bistabil D prin
introducerea unei reacţii suplimentare ieşire-intrare, aplicată prin intermediul unui
circuit logic combinaţional elementar, fig. 5.20.
T
CLK T
CLK D
Q Q
Q
Q
a) modul de obţinere b) schema bloc
Tn Qn+1
0 Qn
1 Qn
Din tabelul de tranziţie, tab. 5.6, se poate deduce expresia funcţiei de ieşire;
Q n +1 = Q n Tn + Q n Tn = Q n ⊕ T . (5.6)
Bistabilul T din fig. 5.20 nu îndeplineşte funcţia de memorie propiu-zisă (cum
este cazul bistabilelor SR şi D), având un comportament definit atât de intrare cât şi de
starea în care se află. El este cel mai simplu sistem automat şi este utilizat, spre
exemplu, la construirea numărătoarelor asincrone.
133
4.4.1. Circuitul basculant bistabil JK asincron
Bistabilul JK asincron, fig. 5.21, poate fi obţinut din bistabilul SR asincron
prin introducerea unei reacţii.
J K
S R
Q Q
Fig. 5.21. Schema circuitului basculant bistabil JK asincron
Q n +1 = K n Q n + (J n Qn + Q n ) = (K n Q n )(J n Qn + Q n ) =
= (K n + Qn )(J n Qn + Q n ) = K n J n Qn + K n Q n + J n Qn ;
Qn +1 = J n Qn + K n Qn . (5.9)
Ţinând seama de rel. 5.9 şi tabelul de tranziţie al CBB-SR asincron, tab. 5.1,
putem alcătui tab. 5.7.
Jn Kn Sn Rn Qn+1
0 0 0 0 Qn
0 1 0 Qn 0
1 0 Qn 0 1
1 1 Qn Qn Qn
Se observă că pentru Jn=Kn=1, se obţine la ieşire Q n +1 = Q n , deci ieşirile
oscilează permanent între 0 şi 1 logic.
134
4.4.2. Circuitul basculant bistabil JK sincron
Schema CBB-JK sincron, fig. 5.22, se obţine din cea precedentă prin
introducerea unei borne suplimentare pentru tact iar tabelul de tranziţie este tab. 5.8.
J CLK K
Q Q
Jn Kn CLK Qn+1
0 0 0→1 Qn
1 0 0→1 1 Funcţionare
0 1 0→1 0 sincronă
1 1 0→1 Qn
x x 0 Qn Circuit blocat
0→1 0 1 1 Funcţionare
0 0→1 1 0 asincronă
135
4.4.3. Circuitul basculant bistabil JK Master-Slave
Bistabilul JK-MS se obţine prin conectarea în cascadă a două CBB-JK
sincrone, transferul informaţiei în secţiunea slave având loc pe frontul descrescător al
impulsului de CLK. Tabelul de tranziţie este tot tab. 5.7.
CLK “1”
CLK
_ T CLK T CLK
_ T CLK T
_ _
Q Q Q Q Q Q Q Q
20 21 22 23
A0 A1 A2 A3
CLK t
A0 t
A1 t
A2 t
A3 t
Tip CBB
SR D T JK
SnRn Qn+1 Dn Qn+1 Tn Qn+1 JnKn Qn+1
00 Qn 00 Qn
Tabelul de 01 0 0 0 0 Qn 01 0
adevăr 10 1 10 1
11 ? 1 1 1 Qn 11 Qn
Qn+1 Sn+ R n Qn D n = Sn = R n Tn Qn+Tn Qn Jn Qn + K n Qn
Ecuaţiile
logice
Q n +1 Rn+ Sn Qn D n = Sn = R n Tn Qn +TnQn J n Qn +KnQn
4.5.1. Conversia în T
Pentru realizarea conversiei JK→T sau D→T, trebuie găsită relaţia dintre
intrarea T a bistabilului simulat şi intrările JK sau D ale bistabilului disponibil - fig.
5.25.
T Q
X CBB
JK sau D
CLK Q
Tn Qn JnKn Dn Qn+1
0 0 0x 0 0
0 1 x0 1 1
1 0 1x 1 1
1 1 x1 0 0
Qn Qn Qn
Tn 0 1 Tn 0 1 Tn 0 1
0 0 x 0 x 0 0 0 1
1 1 x 1 x 1 1 1 0
Fig. 5.26. Sinteza funcţiilor de ieşire ale blocului X din fig. 5.25
Cu aceste rezultate, schema generală din fig. 5.25 capătă aspectele concrete
din fig. 5.27.
T J Q Q D Q Q
T
CLK CLK
K Q Q CLK CLK Q Q
a) JK→T b) D→T
138
4.5.2. Conversia în SR
Procedând similar obţinem tab. 5.11 care permite implementarea circuitelor
de conversie JK→SR şi D→SR.
139