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“ Lógica secuencial”
Danilo A. García Hansen
FF D
Forma de detectar flancos de reloj
Entity FFD is
port ( D, clk: in std_logic;
Q: out std_logic);
End FFD;
entity ContadorHex is
Port ( reloj : in STD_LOGIC;
hab : in STD_LOGIC;
salida : inout STD_LOGIC_VECTOR (3 downto 0));
end ContadorHex;
(1) Se considera host el dispositivo que recibirá los datos del teclado
Registro de desplazamiento
Registro de desplazamiento
Concatenación:
Izquierda:
Temp <= Temp (6 downto 0) & SI;
Derecha:
Temp <= SI & Temp (7 downto 1);
MAQUINAS DE ESTADOS
(MOORE)
MAQUINAS DE ESTADOS
(MEALY)
Máquinas de estados
(Diagrama de estados)
Máquinas de estados (codificación I)
entity FSM2 is
Port ( CLK : in STD_LOGIC;
X : in STD_LOGIC;
Z : out STD_LOGIC);
end FSM2;
end FSM;
Divisor de frecuencia
signal Divisor : integer range 0 to 2500;
process(Clk) --divisor
begin
if (Clk'event and Clk='1') then
if(Divisor = 2500)then
Divisor<=0;
CLKo <= not CLKo;
else
Divisor <= Divisor + 1;
end if;
end if;
end Process;
Bibliografía:
VHDL El arte de programar sistemas digitales. David G. Maxinez,
Jessica Alcalá, CECSA - Tec de Monterrey. 2007
http://toolbox.xilinx.com/docsan/xilinx4/data/docs/xst/hdlcode.html
FPGA prototyping by VHDL examples. Pong P. Chu. 2008