TECNOLOGÍA DE COMPUTADORES / SISTEMAS DIGITALES.

TERCER EJERCICIO INDIVIDUAL PUNTUABLE. GRUPOS DE MAÑANA.

16 de diciembre de 2009
SOLUCIÓN
1) Diseñar un sistema capaz de detectar la recepción de una secuencia de 3 bits iguales a través
de 2 canales de entrada, E1 y E2. Cuando los 3 últimos bits que han llegado por la entrada E1
son iguales a los 3 últimos bits que han llegado por E2 se debe activar la salida F. Diseñar el
circuito secuencial usando biestables T y mostrando el diagrama de estados. (0,2 puntos). Se
adjunta el siguiente cronograma para ilustrar el funcionamiento del circuito a diseñar.

E1
E2
F
2) Dado el circuito lógico de la Figura 1 compuesto por un biestable D síncrono por flanco de
subida y un multiplexor,

Figura 1

encuentra el cronograma de la salida Q para los valores de la ENTRADA X que se dan en la

Figura 2. Supón que el estado inicial del biestable D es 0 (0,2 puntos).

Figura 2
 TECNOLOGÍA DE COMPUTADORES / SISTEMAS DIGITALES.
TERCER EJERCICIO INDIVIDUAL PUNTUABLE. GRUPOS DE TARDE.

16 de diciembre de 2009
SOLUCIÓN
1) Diseñar un sistema capaz de detectar la recepción de una secuencia de 2 bits iguales a través
de 2 canales de entrada, E1 y E2. Cuando los 2 últimos bits que han llegado por la entrada E1
son iguales a los 2 últimos bits que han llegado por E2 se debe activar la salida F. Diseñar el
circuito secuencial usando biestables JK y mostrando el diagrama de estados. (0,2 puntos). Se
adjunta el siguiente cronograma para ilustrar el funcionamiento del circuito a diseñar.
E1
E2
F

2) Dado el circuito lógico de la Figura 1 compuesto por un biestable JK y otro biestable D,

ambos síncronos por flanco de subida,
 Figura 1
encuentra el cronograma de salida para A, B y C tomando como valores de ENTRADA los que
aparecen representados en la Figura 2. Supón que el estado inicial de ambos biestables es 0. (0,2
puntos).

Figura 2

NOTA: se pueden consultar los apuntes, pero no hablar con el compañero.