Sunteți pe pagina 1din 26

TESTARE ŞI DEFECTE

Petre Ogruţan, martie 2008


Testarea automată

Testabilitatea trebuie asigurată încă din faza de proiectare, conform următoarelor principii:
1. Principiul vizibilităţii care presupune accesibilitatea la nodurile care vor fi testate;
2. Principiul controlabilităţii care presupune posibilitatea controlului principalelor semnale de pe placă,
adică inhibarea lor şi substituirea cu semnale de test;
3. Principiul sincronizării generale solicită sincronizarea tuturor evenimentelor de pe o placă cu un
singur semnal de tact care să fie posibil de generat şi de echipamentul de testare.
4. Principiul partiţionării presupune gruparea topologică pe placă a circuitelor în raport cu funcţiile
realizate;
5. Principiul iniţializării generale impune crearea posibilităţii de a aduce circuitele de pe placă într-o
stare cunoscută în momentul declanşării testului;
6. Principiul autotestării recomandă transferarea unor operaţii de testare sau auxiliare testării la nivelul
plăcii.
Integrarea permite includerea funcţiilor de autotestare la nivelul chip-urilor (Built In Self Test BIST),
chiar şi funcţii de testare a interconexiunilor de pe plăci (Boundary Scan). În 1990 a fost realizat
standardul IEEE 1149.1 care va constitui tema unui curs special.
Categorii de teste
Teste parametrice- se evaluează parametrii statici ( ex. tensiune de offset etc.) sau dinamici (timpi de creştere etc.);
Teste funcţionale- se evaluează funcţionalitatea. Condiţii le pot fi statice (cu frecvenţa mai mică decât în circuit) sau
dinamice (frecvenţe de test comparabile cu cele din circuit). Testele pot fi executate în condiţii parametrice impuse.
O secvenţă de test este aplicată circuitului de testat şi unui model (o placă martor sau un model matematic). Dacă secvenţa
de ieşire este identică cu cea de referinţă atunci circuitul testat se poate considera fără defecte. Prin compactare se
micşorează lungimea secvenţei de ieşire şi comparaţia durează mai puţin. Avantajul este umbrit de posibilitatea
apariţiei unor defecte nedectabile.

Model
Compactor
Gold Unit Cmparator

Generator de Circuit sub


Compactor
secvenţe test DUT

Testor Bune B
Total unităţi
Gradul de încredere în rezultatul unui Defecte
de testat N nedectate
test
Calitatea testului CT= (B+D)/N , ideal 1
Defecte
D
Metode de testare
Metode de test pentru testarea automată a plachetelor electronice
1. Metode deterministe, constau în căutarea unui ansamblu de secvenţe (vectori) de test capabil să identifice defectele plăcii.
Elaborarea secvenţelor deterministe este din ce în ce mai dificilă.
2. Metode aleatoare, constau în aplicarea unor secvenţe aleatoare, cu proprietăţi statistice cunoscute. Este necesară determinarea
lungimii unei asemenea secvenţe necesare pentru punerea în evidenţă a unui defect.
3. Metode pseudoaleatoare, secvenţele de test sunt cunoscute, dar prelucrarea informaţiei se face pe baza proprietăţilor statistice ale
secvenţelor.
Tehnici de test
Testarea funcţională
Se aplică secvenţe de test la intrare şi se citesc răspunsurile atât la ieşirile plăcii cât şi în nodurile interioare pentru care s-a implementat
principiul vizibilităţii.
1. Testarea funcţională statică îşi propune detectarea defectelor statice PP0 (puneri pe 0), PP1 (puneri pe 1) şi scurtcircuite;
2. Testarea dinamică, la frecvenţa de lucru, detectează de exemplu impulsuri parazite;
3. Testarea funcţională în sistem, cu 2 subvariante:
• Placa funcţionează în testor şi se simulează funcţionarea în sistem;
• Placa funcţionează în sistem, testorul culege informaţii (ex. analizor logic)
Testarea în circuit
Acţiunea testului este fixată asupra unui singur chip. Secvenţa se aplică direct pe pinii chip-ului testat şi se citesc răspunsurile chip-ului.
Testorul trebuie să rezolve problemele:
Izolarea circuitului prin dezactivarea ieşirii tri state, inhibarea generatoarelor de semnal, întreruperea buclelor de reacţie;
Protecţia ieşirilor cuplate în nodurile forţate prin limitarea valorilor curenţilor injectaţi.
Accesul se face pri pat de cuie- bed of nails.
Testarea combinată
Exemple

Automatic Test Equipment (ATE) Analizor de defecte Waynekerr, model WK


Pat de cuie de la Newbury Electronics Ltd
www.newburyelectronics.co.uk/tour_nails.htm Mindready 930
www.mindready.com/eng/test_turnkey_ www.nec.pt/services05.htm
ate.asp
Defecte
Defectul este o imperfecţiune fizică sau logică care apare în cadrul Vcc
unei componente hardware sau software. Interval garantat pentru tensiunea Interval permis pentru
Eroarea este o manifestare a defectului şi reprezintă o deviaţie de de ieşire în stare H tensiunea de intrare în
la corectitudinea de execuţie a funcţiilor. stare H
Universul fizic este cel în care apar defectele. Universul VOH
Margine de imunitate în stare H
informaţional este cel în care se manifestă erorile. Universul
VIH
utilizatorului este cel în care se sesizează efectele erorilor.
Cauzele defectelor:
1. Specificaţii de proiectare greşite Margine de imunitate în stare L VIL Interval permis pentru
tensiunea de intrare în
2. Implementări greşite
Interval garantat pentru tensiunea VOL stare L
3. Componente defecte de ieşire în stare L
4. Perturbaţii exterioare
Caracteristici ale defectelor GND
1. Cauzele defectelor
2. Natura- hardware sau software Comportarea la perturbaţii dinamice este reflectată tot
3. Durata defectelor- permanente, tranzitorii sau intermitente de comportarea la perturbaţii statice, deoarece pentru ca o
4. Extinderea defectelor- generale sau locale perturbaţie să fie propagată trebuie ca ea să depăşească pragul
5. Valoarea defectului (la cele parametrice). de margine statică şi să aibă o durată mai mare decât o valoare
Defecte parametrice specifică familiei logice.
Susceptibilitatea la perturbaţii dinamice se poate pune
Marginea de zgomot reprezintă diferenţa între valorile tensiunilor
garantate pentru stările logice ale unui circuit logic care în evidenţă prin diagramele amplitudinii impulsului perturbator
comandă şi valorile tensiunilor permise ale unui circuit de în funcţie de durata impulsului, la limita de perturbare, pentru
acelaşi tip, comandat. Pentru nivelele H şi L se definesc: diferite familii logice (impuls perturbator suprapus peste nivelul
MH=VOH min - VIH min H la intrare).
ML=VOL max - VIL max
Scurtcircuite
Între un traseu de semnal şi una din bornele de alimentare

Vcc
R În cazul unui defect PP0, dacă ieşirea este
comandată în stare 1 apare un curent mare
de la Vcc prin R, Q1, D, GND.
Q1 În cazul unui defect PP1, dacă ieşirea este
comandată în stare 0 apare un curent mare
D
de la Vcc prin Q2, GND.
Ambele defecte se manifestă prin
creşterea temperaturii capsulei.
Q2 PP0

Între două trasee de semnal


Vcc
R R Dacă poarta 1 este comandată în 1 iar
poarta 2 în 0 apare un curent mare de
Q1 Q3 la Vcc prin R, Q1, D, Q4, GND.

D D Metode de abordare:
Măsurarea curentului absorbit la scurtcircuite
Măsurarea temperaturii chip-urilor de pe placă
Q2 Q4
Observaţie:
Defectele parametrice şi cele datorate perturbaţiilor
Poarta 1 Poarta 2 exterioare duc la manifestări intermitente. Modul de
abordare este supravegherea şi testarea continuă.
Camere de termoviziune
Analizoare logice
Apariţia sistemelor structurate pe magistrale a dus la necesitatea unor noi moduri de testare. În 1973 a fost introdus de către HP
analizorul logic.
Cerinţe necesare pentru un analizor logic:
1. Să urmărească şi să vizualizeze mai multe semnale de intrare în acelaşi timp;
2. Să dispună de frecvenţe de eşantionare mai mari decât cel mai rapid semnal din sistem;
3. Să dispună de un nivel de intrare de prag adaptabil la diferite tipuri de familii logice;
4. Să memoreze secvenţe de date;
5. Să dispună de posibilităţi de declanşare care să permită captarea unor blocuri de date dintr-un flux de date;
6. Să asigure moduri variate de vizualizare.
Analiza logică poate fi:
1. Sincronă (cu tactul sistemului), dedicată părţii software. Se compară datele cu cele de referinţă şi se stabilesc diferenţele.
2. Asincronă (cu tactul mai mare decât tactul sistemului), dedicată părţii hardware, care pune în evidenţă defecte hardware- impulsuri
eronate etc.

Linii de
intrare De exemplu la o magistrală tip ISA/MC trigger-ul de
Bloc de Memorie Vizualizare
declanşare a memorării poate fi semnalul ALE care
eşantionare
identifică începutul unui ciclu de acces la memorie sau
I/O. Se poate genera un semnal special ca trigger prin
software prin intermediul unui port de I/O. Există şi
posibilitatea de declanşare cu un cuvânt stocat în analizor.
La întâlnirea acelui cuvânt pe una dintre liniile de intrare
se porneşte memorarea. Se poate stabili o întârziere a
Trigger 1- semnal de declanşării după apariţia cuvântului.
Tact de
eşantionare declanţare a
memorării
Trigger 2- semnal de
oprire a memorării
Afişarea şi exemple
A0
Cea mai comună este afişarea sub forma unei
A1
diagrame de timp
D0 Se observă că impulsul de IOR apare prea
D1 târziu şi datele nu mai sunt active şi sistemul
nu poate funcţiona corect
IOR

t
Tact de
eşantionare Afişarea tip hartă
A
Diagrama A funcţie de timp
A0 Convertor arată în mod sugestiv că
A1
A2
D/A sistemul rulează într-o
A3 A buclă de 8 adrese.
...
...
....
A15
t
Testarea const în:
Aplicarea unui set de stimuli de intrare
asupra
Intr rilor IC numit circuit under test (CUT) i
Analiza r spunsurilor circuitului testat
– Dac este incorect (eroare), CUT este defect
– Dac este corect (f r eroare), CUT nu are
defecte
Intrare1 Circuit Ie ire1
Stimuli Analizor
de Under Test de Pass/Fail
Intraren (CUT) Ie irem
Test R spuns

EE141 9
Verificarea circuitului Specifica iile CI
detecteaz erorile de
proiectare
Proiectare (Design) Verificare
Corec iile sunt f cute
înainte de fabricare
Testarea circuitului Fabricare Testare
detecteaz erorile de
fabrica ie Împachetare Testarea pachetelor
Un defect reprezint o (Packaging)
imperfec iune fizic
care genereaz Garantarea calit ii Testarea final
func ionare incorect
EE141 10
Verificare Testare
Garanteaz Garanteaz
corectitudinea CI
corectitudinea CI
Realizat prin:
Realizat prin – Generare de teste, în timpul
simulare, analiz dezvolt rii CI
formal , emulare – Aplicarea testelor, dup
ob inerea CI pe wafer
Realizat înainte
Realizat pe fiecare
de fabricare
circuit integrat în
parte, dup fabricare

EE141 12
Un sistem electronic con ine
Fabricare PCB Testarea Pl cii
PCB-uri compuse din
– Dispozitive VLSI
Asamblare Testarea PCB
Fabricarea PCB-ului este PCB
similar fabric rii unui VLSI
Ambele pot avea defecte Asamblare Testarea
Unitate Unit ii
Asamblarea PCB-ului poate
con ine defecte Asamblare Testarea
Sistem Sistemului
Testarea este necesar în
toate etapele manufacturii
EE141 14
Testarea se face pentru a asigura o
Disponibilitate mare a sistemului
Tipuri de testare la nivel de sistem:
Testare On-line – are loc în timpul func ion rii
Testare Off-line – are loc atunci când sistemul
(sau doar o parte a lui) nu func ioneaz
– Se face periodic, dar f r a întrerupe fluxul de opera ii
– Folosit la diagnosticarea (identificare i localizare)
componentelor care se pot înlocui, pentru a mic ora
timpul de reparare

EE141 17
Echipament de testare automatizat
(Automatic Test Equipment - ATE)
const din:
Calculator – control centralizat i m sur tori
i test ri flexibile, pentru diferite produse
Pini de test & alte dispozitive necesare
aplic rii vectorilor de test i colect rii
r spunsurilor
Program de test – se aplic vectorii de test,
programul de test i se compar r spunsul
primit cu cel a teptat
EE141 19
Generare Automat a Vectorilor de Test
(Automatic Test Pattern Generation - ATPG)
Folosirea unor algoritmi de generare a secven elor
de test pentru un anumit circuit bazat pe modele de
defecte specifice
Simularea defectelor
Modelele de defecte sunt inserate în CUT, iar
vectorii de test sunt aplica i pentru a g si rata
acoperirii defectelor
Timpul de simulare poate fi redus prin:
– Simularea defectelor realizat în mod paralel i deductiv
EE141 20
Proiectare pentru cre terea testabilit ii
(Design for Testability - DFT)
Elemente de testare incluse din faza de
proiectare
Scop: îmbun t irea controlabilit ii i/sau a
observabilit ii nodurilor interne într-un CI / PCB
Trei moduri de abordare:
Tehnici ad-hoc
Proiectare bazat pe inser ia elementelor de
scanare (BS - Boundary Scan)
Folosirea unui Built-In Self-Test (BIST)
EE141 21
Tehnici DFT ad-hoc
Se adaug puncte interne de test (multiplexoare
de obicei) pentru înlesnirea:
– Controlabilit ii
– Observabilit ii
Solu iile se adopt în func ie de situa ie
– Loca iile recomandate: por iunile dificil de testat ale CI
Date func ionale Date func ionale
0 0
Nod intern Ie ire
Date de test controlat Nod intern care primar
1 se observ 1
Selectare mod test Selectare mod test
Punct de test controlabil Punct de test observabil

EE141 22
Intr ri Ie iri
Primare Logic Primare
Proiectare cu Scan Chains Combina ional

Bistabilele unui CI sunt


transformate într-un registru de FFs

deplasare 1
Di
Di Qi 0 Qi
În modul de scanare au loc FF
2 Qi-1
1 FF
Clk
– Citirea vectorilor de test la intrare Mod Clk
Scan
– Preluarea r spunsurilor la ie ire 3

Beneficiaz de aplica ii CAD Intr ri


Primare Logic
Ie iri
Primare
Combina ional
Bistabilele sunt automat Ie iri Date
înl n uite într-un registru de Scanare
Intr ri date FFs
ATPG de Scanare
EE141 23
Boundary Scan – buffer-ele I/O ale CI
primesc i o func ie de test
Folosit la testarea interconexiunilor unui PCB
– Permite accesul la informa ia DFT intern CI al PCB
Standardizat la nivel IEEE 1149.1
Control tri-state Control Pin TAP I/O Func ie
de la IC Celul BS TCK in Ceas de Test
Ie ire Scan
TMS in Selectare Mod Test
Intrare Celul de Scanare TDI in Date Test de Intrare
Func ional 0 Ie ire TDO out Date Test de Ie ire
0 1
Intrare FF de update Pad
1
Scan captur FF
TAP: Test Access Point
Shift Captur Date de intrare
Actualizare c tre IC
EE141 24
Autotestare: Built-In Self-Test (BIST)
Include un generator de secven e de test
(TPG) i un analizor de r spuns (ORA),
fiind integrat în circuitul func ional
– Permite autotestarea circuitului integrat
Poate fi folosit la orice nivel de testare
– Dispozitiv PCB Sistem Echipament
Intr ri primare CUT
0 Ie iri Primare
(Circuit
Under
TPG 1
Test)
Corect
Mod BIST ORA
Incorect

EE141 25
Proiectare DFT Ad-hoc
Efectele pozitive sunt locale, nesistematice
Nu urm re te o metod bine definit
Dificil de prezis performan a test rii
Proiectare DFT Sistematic
U or de integrat i dimensionat
Performan a test rii u or de controlat
Beneficiaz de aplica ii automatizate

EE141 3
Tehnici de testare DfT ad-hoc
Se bazeaz pe inser ia unor puncte de test
Reguli de proiectare pentru testarea ad-hoc:
– Se evit semnale de set/reset asincron pentru
elementele de stocare
– Se evit buclele logice combina ionale
– Se evit circuitele redundante
– Se evit circuitele asincrone
– Se practic parti ionarea unui circuit amplu în blocuri
de circuit mai mici

EE141 4
.
Circuit Testat Nodul B cu observabilitate redus

.
Nodul A cu observabilitate redus .
Nodul C cu observabilitate redus

OP1 OP2 OP3


DI OP2 reprezint
DI DI un element de
SI 0 SO
1 SI SO
1 D Q SI SO OP_output observa ie,
SE
SE
SE compus dintr-un
SE
CK
. . . .
multiplexor (MUX)
i un bistabil de
Registru de deplasare de observa ie tip D.

Inser ia punctelor de observa ie

EE141 5
Circuit testat
Se insereaz un MUX
Nodul B cu controlabilitate redus între surs i
Surs x Destina ie destina ie.
Conexiune ini ial
Nodul C cu controlabilitate redus
Nodul A cu controlabilitate redus În modul normal de
func ionare, se
CP1 CP2 CP3 seteaz TM = 0,
DI DI DI
pentru ca valoarea de
0 DO
DO
1
DO la Surs s ajung la
CP_input SI SO SI
D Q . SO SI SO
Destina ie, prin portul
0 al MUX-ului.
TM TM
TM
TM . . . . În modul test, se
CK
Registru de deplasare de control (shift register) seteaz TM = 1 astfel
încât valoarea primit
de la flip-flop-ul D s
Inser ia punctelor de control ajung la destina ie
prin portul 1 al MUX-
ului.
EE141 6