CIRCUITOS

DIGITALES
2-7-2019
TAREA Nº 02 VHDL

. ALUMNO:

. PROFESOR: ALARCON MATUTTI

. CURSO: CIRCUITOS DIGITALES

ESCUELA DE INGENIERIA ELECTRONICA

UNMSM
 VHDL
DISEÑOS OBLIGATORIAS
De las siguientes preguntas, diseñar en VHDL como mínimo
cuatro y hacer su correspondiente código y simulación en VHDL.

DISEÑOS PARA ESCOGER

De las siguientes preguntas, diseñar en VHDL como mínimo tres
y hacer su correspondiente código y simulación en VHDL

5.11 PROBLEMA Escriba el código de VHDL para escribir el circuito de la

figura 5.43.

LIBRARY IEEE;
USE IEEE.std_logic_1164.all;
ENTITY chafloque2 is
PORT ( A : IN std_logic_vector (3 downto 0);
B : IN std_logic_vector (3 downto 0);
z, n, v : OUT std_logic
);
end chafloque2;
architecture sumador OF chafloque2 IS
signal c : std_logic_vector (3 downto 0);
signal sum : std_logic_vector (3 downto 0);
begin
sum (0) <= A(0) xor not B(0) xor '1';
c(0) <= (A(0) and not B(0)) or ((A(0) xor not B(0)) and '1' );
sum (1) <= A(1) xor not B(1) xor c(0);
c(1) <= (A(1) and not B(1)) or ((A(1) xor not B(1)) and c(0));
sum (2) <= A(2) xor not B(2) xor c(1);
c(2) <= (A(2) and not B(2)) or ((A(2) xor not B(2)) and c(1));
sum (3) <= A(3) xor not B(3) xor c(2);
c(3) <= (A(3) and not B(3)) or ((A(3) xor not B(3)) and c(2));
z <= not(sum(0) or sum(1) or sum(2) or sum(3));
v <= (c(3) xor c(2));
n <=sum(3);
END sumador ;
*5.17 Considere el código de VHDL de la figura P5.2. Dada la relación
entre las señales IN y OUT.
¿Cuál es la funcionalidad del circuito descrito por él código? Comente si
este código constituye o no un buen estilo para la funcionalidad que
representa.

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY chafloque IS
PORT( Input : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
Output : OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END chafloque;
ARCHITECTURE LogicFunc OF chafloque IS
BEGIN
WITH Input select
Output<= "0001" when "0101",
"0010" when "0110",
"0011" when "0111",
"0010" when "1001",
"0100" when "1010",
"0110" when "1011",
"0011" when "1101",
"0110" when "1110",
"1001" when "1111",
"0000" when OTHERS;
END LogicFunc ;
El circuito muestra una manera eficiente de representar circuitos de varias salidas
que dependen de varias variables de entrada, esto mediante su tabla de verdad. En
este caso tanto salida y entrada están representados por vectores de 4 bits (3 downto
0).

5.37 Problema: Escriba el código VHDL para especificar el circuito de la

figura 5.36
LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_unsigned.all;

ENTITY chafloque3 IS
PORT (X,Y: IN STD_LOGIC_VECTOR (3 DOWNTO 0);
S : OUT STD_LOGIC_VECTOR (4 DOWNTO 0));
END chafloque3 ;

ARCHITECTURE Behavior OF chafloque3 IS

SIGNAL Z: STD_LOGIC_VECTOR (4 DOWNTO 0);
SIGNAL Adjust: STD_LOGIC;
BEGIN
Z<= ('0'&X) +Y;
Adjust<= '1' WHEN Z>9 ELSE '0';
S<= Z WHEN Z<10 ELSE Z+6;
end behavior ;
 “Nunca consideres el estudio como una obligación, sino como una
oportunidad para penetrar en el bello y maravilloso mundo del saber”
Albert Einstein