“AÑO DE LA UNIVERSALIZACIÓN DE LA SALUD”

FACULTAD DE CIENCIAS

LABORATORIO:

N°4

TITULO:

ANÁLISIS DEL FLIP-FLOP RS. APLICACIONES DEL FLIP-FLOP JK

CURSO.

ELECTRÓNICA DIGITAL

PROFESOR:

GUIDO JUVENAL CASTILLO OCAÑA

ESTUDIANTE:

PARADO SOSA DANIEL ELMER 20164536E

CICLO:

2020-I
 LABORATORIO N°4: ANÁLISIS DEL FLIP-FLOP RS Y APLICACIONES DEL
FLIP-FLOP JK

1) OBJETIVOS:
 Analizar y establecer la tabla de verdad de un flip flop RS
 Analizar un circuito eliminador de rebotes
 Analizar un flip-flop sincronizado por reloj
 Diseñar y analizar un circuito detector de flancos ascendente y descendente
 Analizar un flip-flop JK (Integrado 7473)
 Analizar un circuito de registro de desplazamiento
 Analizar un circuito contador
 Analizar un circuito de flip-flop en cascada
2) FUNDAMENTO TEÓRICO

El latch S-R (SET-RESET): es un dispositivo lógico biestable. Un latch S-R con

entrada activa a nivel alto se compone de dos puertas NOR acopladas. Y un latch
̅ ̅ con entrada activa a nivel bajo está formado por dos puertas NAND
conectadas. La salida de cada puerta se conecta a la entrada de la puerta
opuesta, esto origina la realimentación (feedback) regenerativa.

Circuito eliminador de rebotes

Una aplicación del circuito latch S-R consiste en la eliminación del rebote
producido por los contactos de un interruptor mecánico. Cuando el polo de un
interruptor choca con el contacto de cierre del interruptor, vibra o rebota varias
veces hasta que, finalmente, se consigue un contacto firme. Si bien estos rebotes
son mínimos, producen unos picos de tensión que pueden ser inadmisibles en un
sistema digital
El latch S-R con entrada de habilitación

Las entradas S y R controlan el estado al que va a cambiar el latch cuando se

aplica un nivel alto a la entrada de habilitación (EN, enable). El latch no cambia de
estado hasta que la entrada EN esta a nivel alto, pero mientras que permanezca
en ese estado, la salida va a ser controlada por el estado de las entradas S y R.

Flip-Flop disparados por flanco

Los flip-flop son dispositivos síncronos de dos estados, también conocidos como
multivibradores biestables. El termino síncrono significa que la salida cambia de
estado únicamente en un instante especifico de una entrada de disparo
denominada reloj (CLK), la cual recibe el nombre de entrada de control, C. Esto
significa que los cambios en la salida se producen sincronizadamente con el reloj.

Un flip-flop disparado por flanco cambia de estado con el flanco positivo (flanco de
subida), o con el flanco negativo (flanco de bajada) del impulso de reloj y es
sensible a sus entradas solo en esta transición del reloj
El flip-flop J-K disparado por flanco

El funcionamiento del flip-flop J-K es idéntico al del flip-flop R-S en las condiciones
de operación SET, RESET y de permanencia de estado (no cambio). La diferencia
está en que el flip-flop no tiene condiciones no validas como ocurre en el S-R.

La figura anterior es el diagrama lógico de un flip-fop J-K disparado por flanco

positivo. A diferencia del S-R en el J-K la salida Q se realimenta a la entrada de la
puerta G2, y la salida Q’ se realimenta a la entrada de la puerta G1. Las dos
entradas de control se denominan J y K. Un flip-flop J-K puede ser también del tipo
disparado por flanco negativo, en cuyo caso, la entrada del reloj se invierte.

Circuito de registro de desplazamiento

Los registros de desplazamiento son un tipo de circuito lógicos secuenciales, que

están íntimamente relacionados con los contadores digitales. Los registros se
utilizan principalmente para almacenar y transferir datos digitales.

Los registros de desplazamiento están formados por un conjunto de flip-flops. En

general, un registro se utiliza únicamente para almacenar y desplazar datos (1s y
0s, que introduce en él una fuente externa y normalmente no posee ninguna
secuencia característica interna de estados.
Los registros de desplazamiento con entrada y salida serie aceptan datos en serie,
es decir, un bit cada vez por una única línea. La información almacenada es
entregada a la salida también en forma serie.

Circuito contador asíncrono

El termino asíncrono se refiere a los sucesos que no poseen una relación temporal
fija entre ellos y que, generalmente, no ocurren al mismo tiempo. Un contador
asíncrono es aquel en el que los flip-flops del contador no cambian de estado
exactamente al mismo tiempo, dado que no comparten el mismo impulso de reloj.

3) Experimentación
i. El latch S-R con entrada activa a nivel bajo:

G1

G2

Primero asumimos que las dos entradas y la salida Q están a un nivel alto. Como
la salida Q es la entrada de G2 y R está a nivel alto la salida de G2 estará a nivel
bajo.
Cuando la salida Q está a nivel alto, el latch se encuentra en estado SET y
permanecerá indefinidamente en este hasta que se aplique un nivel bajo a la
entrada R, en ese instante el latch pasa al estado RESET.

Si tenemos un nivel bajo en la entrada R y un nivel alto en S, la salida de la puerta

G2 es un nivel alto. Este nivel alto de la salida Q’ se realimenta a la entrada de G1
y como la entrada S está a nivel alto, la salida de G1 se pone a nivel bajo. Este
nivel bajo en la salida Q se realimenta en la entrada de G2, asegurando que la
salida Q’ permanezca a nivel alto, incluso cuando se elimine el nivel bajo de la
entrada R.

Ahora el latch permanece indefinidamente en este estado hasta que se aplique un

nivel bajo en S.

Se produce un condición de funcionamiento no valida en un latch S-R con

entradas activas a nivel bajo. Mientras se mantengan las dos entradas a nivel
bajo, las dos salidas Q y Q’ estarán forzosamente a un nivel alto, lo que viola la
condición de complementariedad de las salidas. En esta situación no se puede
predecir el siguiente estado del latch.
Resumimos el funcionamiento lógico en forma de una tabla de verdad.

̅ ̅ ̅ Comentarios
0 0 1 1 Condición no valida
0 1 1 0 Estado SET
1 0 0 1 Estado RESET
1 1 NC NC El latch permanece en el estado
anterior

ii. El latch S-R con entrada activa a nivel alto

En este circuito está activado cuando las entradas S y R están a nivel alto,
entonces las salidas Q y Q’ están a nivel bajo. Si cambiamos la entrada S a nivel
bajo la salida Q pasa a un estado alto y Q’ permanece en estado bajo.

Ahora si la entrada R pasa a un nivel bajo, tanto Q como Q’ permanecen igual.

Si pasamos S a un nivel alto, la salida Q pasa a un nivel bajo y Q’ a nivel alto

Resumiendo en una tabla de verdad tenemos

̅ Comentario
0 0 NC NC El latch permanece en el estado
anterior
0 1 1 0 Estado SET
1 0 0 1 Estado RESET
1 1 0 0 Condición no valida

iii. Circuito eliminador de rebotes

Se puede utilizar un latch S-R para eliminar los efectos de los rebotes del
interruptor. Cuando el interruptor se encuentra en la posición 1, la entrada R está a
nivel bajo, entonces el latch está en estado RESET.

Cuando el interruptor pasa al estado 2, R pasa a nivel alto debido a la resistencia

de pull-up conectada a Vcc y S pasa a nivel bajo cuando se produce el primer
contacto. Entonces se activa el estado SET.
 Cualquier otro pico de tensión aplicado posteriormente a la entrada S, debido al
rebote del interruptor, no va afectar al latch, y este permanecerá en el estado SET.

La salida Q del latch proporciona una transición limpia del nivel bajo al nivel alto,
por lo que se eliminan los picos de tensión causados por el rebote de los
contactos. De forma similar, se produce una transición limpia de nivel alto a nivel
bajo cuando el interruptor vuelve a la posición 1.

Ahora añadimos dos puertas AND a las salidas del circuito eliminador de rebote y
una señal (puede ser una señal de antena)

La entrada que simula una señal de alta frecuencia es direccionada por el switch.
Es decir la señal conmuta con la ventaja de que no hay rebote o falsos contactos.

iv. Flip-flop sincronizado por reloj

Cuando S está a nivel alto y R a nivel bajo, la salida Q se pone a nivel alto con el
flanco positivo de disparo del impulso de reloj, pasando el flip-flop al estado SET.
Cuando S está a nivel bajo y R a nivel alto, la salida Q se pone a nivel bajo con el
flanco de disparo positivo del impulso de reloj, pasando el flip-flop al estado
RESET

Cuando tanto S como R están a nivel bajo, la salida no cambia de estado. Cuando
S y R están a nivel alto, se produce una condición no valida.

Resumimos lo anterior en una tabla de verdad

̅ Comentarios
0 0 X ̅ Se mantiene el estado
anterior
0 1 0 1 Estado RESET
1 0 1 0 Estado SET
1 1 No valida
 v. Circuito detector de flancos ascendente y descendente

Detector de flancos ascendentes

Existe un pequeño retraso en una de las entradas de la puerta AND de manera

que el impulso invertido de reloj llega a la entrada de la puerta unos cuantos
nanosegundos después que el verdadero impulso de reloj. Esto origina un pico de
salida que dura solo unos nanosegundos

La salida seria de la siguiente forma

Donde el periodo de duración de cada salto es de unos nanosegundos.

Queremos un detector de flancos descendentes, tenemos que agregar un inversor
a la salida del circuito anterior.
vi. Flip-flop J-K (integrado 7473)

Primero cuando el flip-flop está en estado RESET, la entrada J está a nivel alto y
la entrada K a nivel bajo.

Cuando se produce un impulso de reloj, pasa un pico correspondiente al flanco

anterior y origina que la parte latch del flip-flop cambie a estado SET. Por lo que
ahora el flip.flop está en estado SET.

Si ponemos la entrada J a nivel bajo y la entrada K a nivel alto, el siguiente pico de

reloj origina que la parte latch del flip-flop cambie a estado RESET
Si ahora se aplica un nivel bajo a las dos entradas J y K, el flip-flop permanecerá
en su estado actual cuando se produzca un impulso del reloj.

Cuando las dos entradas J y K están a nivel alto e inicialmente el flip-flop se

encuentra en estado RESET. El nivel alto de la salida Q’ activa la puerta G1 de
forma que el pico del reloj pasa y activa el estado SET del flip-flop.
Ahora hay un nivel alto en Q, el cual permite que el siguiente pico del reloj pase a
través de la puerta G2 y ponga al flip-flop en estado RESET

Lo anterior lo resumimos en una tabla de verdad

̅ Comentarios
0 0 NC NC Se mantiene el estado
anterior
0 1 0 1 RESET
1 0 1 0 SET
1 1 ̅ Basculación(cambio)

Se tiene el diagrama de tiempos para un flip-flop J-K activado para flancos

ascendentes, cuando las entradas J y K tienen la siguiente forma
vii. Circuito de registro de desplazamiento.

Se tiene un dispositivo de 4 bits implementado con flip-flops J-K. Con cuatro

etapas, este registro puede almacenar hasta cuatro bits de datos. Inicialmente se
aplica un 1 a la entrada J y un 0 a la entrada K, cuando se aplica el primer impulso
de reloj, el primer flip-flop pasa a estado SET.

A continuación se aplica un 0 a la entrada J y un 1 a la entrada K del primer flip-

flop. En el segundo flip-flop, la entrada J está en 1 y la entrada K en 0. Al aplicar el
impulso de reloj, el primer flip-flop pasa a estado RESET y el segundo flip-flop; a
estado SET. El 1 de la entrada de datos inicial se desplaza.
El tercer bit que introducimos es un 1, se introduce por la línea de entrada de
datos y se aplica un impulso de reloj. El primer flip-flop pasa a estado SET, el
segundo a estado RESET y el tercero a estado SET.

El ultimo bit, que es un 0, se aplica a la entrada de datos y se aplica el impulso de

reloj. Ahora el primer flip-flop pasa a estado RESET, el segundo a estado SET, el
tercero a estado RESET y el cuarto a estado SET.
viii. Circuito contador asíncrono

Se tiene un circuito contador asíncrono de 8 bits, todos los flip-flops están

conectados en modo basculación (J=1, K=1), y se presupone que todos están en
estado RESET. El flanco negativo del reloj hace que el primer flip-flop pase a
estado SET

El segundo flanco negativo del reloj, hace que el primer flip-flop pase a estado
RESET, y como esta salida Q está conectada a la entrada CLK del segundo flip-
flop, el paso de Q de 1 a 0 produce que el segundo flip-flop pase a estado SET.

El tercer flanco del reloj hace que el primer flip-flop pase al estado SET, pero este
cambio no afecta al segundo flip-flop por lo que este permanece en estaso SET
también.
El cuarto flanco negativo hace que el primer flip-flop pase a estado RESET, este
cambio en la salida hace que el segundo flip-flop también pase a estado RESET.
Pero el cambio en el segundo flip-flop activa el tercer flip-flop (estado SET)

Este proceso se va repitiendo hasta que las ocho salidas estén en un nivel alto, al
siguiente flanco negativo de reloj todas las salidas vuelven a cero y se repite el
proceso.
Este circuito representa el conteo de los números del 0 al 255 en el sistema
decimal. Como una aplicación podemos diseñar que el contador solo cuente hasta
el número 45, para eso añadimos unos comparadores que hagan que en el
momento que se registre el número 46, se active el clear y vuelve a realizarse el
conteo.

ix. Análisis del siguiente circuito

En el primer instante tenemos las entradas J de ambos flip-flop en alta. Cuando

pasa el primer flanco negativo del reloj, el primer flip-flop pasa al estado SET. Por
lo que la salida es 1.
Ahora las entradas del primer flip-flop están en alta (J=1,K=1), por lo que el
segundo flanco negativo del reloj hace que el primer flip-flop pase al estado
RESET.

En este punto el primer flip-flop continua en el estado de basculación, por lo que el

siguiente pulso de reloj produce una salida 1 y se repite por una vez más.
Los tres últimos procesos se repiten obteniéndose la siguiente secuencia en la
salida:1011011011011011

4) CONCLUSIONES
 Se analizó el funcionamiento de un flip-flop R-S
 Se analizó un circuito eliminador de rebotes
 Se analizó un flip-flop sincronizado por reloj
 Se analizó y diseño un circuito detector de flancos ascendente y
descendente
 Se analizó el funcionamiento de un flip-flop J-K
 Se analizó un circuito de registro de desplazamiento
 Se analizó un circuito contador asincrónico
 Se analizó un circuito de flip-flop en cascada
5) REFERENCIAS

 Ronal J. Tocci. Sistemas digitales principios y aplicaciones. Sexta edición

Prentice-hall Hispanoamerica S.A, Mexico, 1995.

 Thomas L. Floyd. Fundamentos se sistemas digitales. Pearson Prentice-

hall. Madrid: 2006.