2.1.

Proyecto 1: Localidad de los diferentes programas

Propósito:
Observar que los programas tienen diferente localidad, y hay programas con "buena" o "Mala" localidad.
Desarrollo:
Configure un sistema con las características de arquitectura siguientes:

 Procesadores en SMP = 1.
 Protocolo Caché de coherencia = MESI.
 Esquema de arbitraje del bus = aleatorio.
 La Palabra de ancho (bits) = 16.
 Palabras del bloque = 16 (tamaño de bloque = 32 bytes).
 Bloques en la memoria principal = 8192 (tamaño memoria principal = 256 KB).
 Bloques en cache = 128 (tamaño de la caché = 4 KB).
 Cartografía = totalmente asociativa.
 La política de reemplazo =LRU .

Obtener la tasa de fallos usando las trazas de memoria: Hydro, Nasa7, Cexp, Mdljd, oído, Comp, Wave, SWM y UComp (archivos de las
trazas con el mismo nombre y extensión ". Prg").

Traza: Cexp (accesos 20000- instrucciones 18041)

Acceso de Memoria 20000 HITS MISSES

Instrucciones 18041 Numero 19852 148
Datos Leídos 1452 Rate (%) 99,26 0,74
Datos Escritos 507

Traza: Comp (accesos 2524- instrucciones 2055)

Acceso de Memoria 2524 HITS MISSES
Instrucciones 2055 Numero 2074 452
Datos Leídos 113 Rate (%) 82.092 17,908
Datos Escritos 356

Traza: EAR (accesos 5308- instrucciones 4335)

Acceso de Memoria 5308 HITS MISSES
Instrucciones 4335 Numero 4772 536
Datos Leídos 711 Rate (%) 89.902 10.098
Datos Escritos 262

Traza: Hydro (accesos 2127- instrucciones 1651)

Acceso de Memoria 2127 HITS MISSES
Instrucciones 1651 Numero 1812 315
Datos Leídos 192 Rate (%) 85.19 14.81
Datos Escritos 284

Traza: Mdljd (accesos 20000- instrucciones 15931)

Acceso de Memoria 20000 HITS MISSES
Instrucciones 15931 Numero 17044 2956
Datos Leídos 2065 Rate (%) 85,22 14,78
Datos Escritos 2004

Traza: NASA7 (accesos 1855- instrucciones 1439)

Acceso de Memoria 1855 HITS MISSES
Instrucciones 1439 Numero 1570 285
Datos Leídos 146 Rate (%) 84,636 15,364
Datos Escritos 270

Traza: SWM (accesos 20000- instrucciones 15205)

Acceso de Memoria 20000 HITS MISSES
Instrucciones 15205 Numero 16073 3927
 Datos Leídos 1405 Rate (%) 80,365 19,635
Datos Escritos 3390

Traza: UCOMP (accesos 2733 - instrucciones 2209)

Acceso de Memoria 2733 HITS MISSES
Instrucciones 2209 Numero 2261 472
Datos Leídos 161 Rate (%) 82,73 17,27
Datos Escritos 363

Traza: WAVE (accesos 3427- instrucciones 2709)

Acceso de Memoria 3427 HITS MISSES
Instrucciones 2709 Numero 2828 599
Datos Leídos 254 Rate (%) 82,521 17,479
Datos Escritos 464

¿Todos los programas tienen el mismo grado de localidad? Cuál es el programa con la mejor localidad? Y cual tiene la peor? ¿Crees que
el diseño de sistemas de memoria que se aprovechan de la localidad de cierto tipo de programas (que será el más común en un del
sistema) puede aumentar el rendimiento del sistema? ¿Por qué?
Durante el desarrollo de los experimentos, se puede observar gráficamente cómo, en
general, la tasa de fallos disminuye a medida que la ejecución del programa sigue adelante. ¿Por qué? ¿Cuál es la razón?

Cexp tiene el mayor número de instrucciones y accesos a memoria, pero tiene la menor tasa de fallos, entonces tiene la mejor nota de
la localidad.

Y el peor grado de la localidad es SWM, ya que la tasa de fallos es 19,635, que es el valor más alto entre los demás.

el diseño de la memoria que se aprovechan de la localidad del programa, aumentar considerablemente el rendimiento del sistema
debido a que la ejecución del programa se ejecutarán más rápido que el programa avanza, ya que algunos de los datos que necesita el
programa se transfirió a una memoria más rápida como la memoria caché por lo tanto, minimizar el el tiempo de acceso de datos e
instrucciones.

debido a la localidad espacial, ya que el programa avanza, la tasa de fallos es menor debido a que algunos de los datos y la instrucción
que nunca antes había sido visitada ya residía en la caché, ya que algunos datos o instrucciones en el bloque que ya ha sido solicitada
por el programa .

2.2 Project 2: Influence of the Cache Size

Propósito
Mostrar la influencia del tamaño de la caché en la tasa de fallos.

Desarrollo
Configurar un sistema con las características arquitectónicas siguientes:
• Procesadores en SMP = 1.
• Protocolo Caché de coherencia = MESI.
• Esquema de arbitraje del bus = aleatorio.
• La Palabra de ancho (bits) = 16.
• Palabras del bloque = 16 (tamaño de bloque = 32 bytes).
• Los bloques en la memoria principal = 8192 (tamaño de la memoria principal = 256 KB).
• Mapeo = totalmente asociativa.
• La política de reemplazo = LRU.

Configurar los bloques en caché mediante las siguientes configuraciones: 1 (cache size = 0,03 KB), 2, 4, 8, 16, 32, 64, 128, 256 y 512
(tamaño de la caché = 16 KB). Para cada uno de los configuraciones, obtener la tasa de fallos usando los archivos de las trazas
(extensión "prg."): Hydro, Nasa7, Cexp, Mdljd, oído, Comp, Wave, SWM y UComp.

¿Aumenta la tasa de fallos o disminuir a medida que aumenta el tamaño de caché? ¿Por qué? ¿Esto incremento o decremento que
afectan a todos los puntos de referencia o depende de los diferentes grados de la localidad? ¿Qué sucede con la capacidad y el conflicto
(choque) no ve puerta cuando permite ampliar la memoria caché? ¿Hay conflicto echa de menos en estos experimentos? ¿Por qué? En
estos experimentos, se puede observar que para tamaños de caché grandes, la tasa de fallos es estabilizado. ¿Por qué? También
podemos ver grandes diferencias de tasa de fallos para un incremento concreto de tamaño de la caché. ¿Qué hacen estos grandes
diferencias indican? ¿Estas grandes diferencias de tasa de fallos aparecen en el mismo punto para todos los programas? ¿Por qué?
En conclusión, ¿el aumento de tamaño de caché de mejorar el rendimiento del sistema?

Traza: Cexp

MISSES
Bloques en cache 1 2 4 8 16 32 64 128 256 512
Numero 10584 8780 8629 8013 308 154 149 148 148 148
Rate (%) 52.92 43.9 43.145 40.065 1.54 0.77 0.745 0.74 0.74 0.74

Traza: Comp
MISSES
Bloques en cache 1 2 4 8 16 32 64 128 256 512
Numero 1658 954 641 587 539 471 459 452 452 436
Rate (%) 65.689 37.797 25.396 23.257 21.355 18.661 18.185 17.908 17.908 17.274

Traza: Ear
MISSES
Bloques en cache 1 2 4 8 16 32 64 128 256 512
Numero 3182 2237 1997 1474 967 902 832 536 356 356
Rate (%) 59.947 42.144 37.622 27.769 18.218 16.993 15.674 10.098 6.7069 6.7069

Traza: Hydro
MISSES
Bloques en cache 1 2 4 8 16 32 64 128 256 512
Numero 1408 901 683 597 532 387 329 315 306 306
Rate (%) 66.197 42.36 32.111 28.068 25.012 18.195 15.468 14.81 14.386 14.386

Traza: MDLJD
MISSES
Bloques en cache 1 2 4 8 16 32 64 128 256 512
Numero 12611 8513 5964 4315 3943 3577 3208 2956 2647 2245
Rate (%) 63.055 42.565 29.82 21.575 19.715 17.885 16.04 14.78 13.235 11.225

Traza: NASA7
MISSES
Bloques en cache 1 2 4 8 16 32 64 128 256 512
Numero 1235 761 550 479 431 316 298 285 278 278
Rate (%) 66.577 41.024 29.65 25.822 23.235 17.035 16.065 15.364 14.987 14.987

Traza: SWM
MISSES
Bloques en cache 1 2 4 8 16 32 64 128 256 512
Numero 13375 8277 6168 5218 4776 4398 4164 3927 3660 3213
Rate (%) 66.875 41.385 30.84 26.09 23.88 21.99 20.82 19.635 18.3 16.065

Traza: UCOMP
MISSES
Bloques en cache 1 2 4 8 16 32 64 128 256 512
Numero 1805 1045 680 614 560 489 479 472 472 456
Rate (%) 66.045 38.236 24.881 22.466 20.49 17.892 17.527 17.27 17.27 16.685

Traza: WAVE
MISSES
Bloques en cache 1 2 4 8 16 32 64 128 256 512
Numero 2274 1444 1094 997 921 739 629 599 576 525
Rate (%) 66.355 42.136 31.923 29.093 26.875 21.564 18.354 17.479 16.808 15.32

La tasa de fallos disminuye a medida que aumenta el tamaño de caché. Sucedió durante todo el tamaño de la caché de 32bytes hasta
16384 bytes. El incremento y decremento de la tasa de fallos se suceden por todos los puntos de referencia. El carro muestra que las
huellas que han uniprocesor alta tasa de fallos es SWM, se trata de 66,87% en comparación con Nasa7 que llega a 66,58% tasa de fallos.
Por lo tanto, significa que no está en el buen desempeño debido a la altura de la tasa de fallos.
Las huellas de un solo procesador que tienen más tasa de fallos es Cexp, es 0,74%. Y en comparación con otros, tiene un equilibrio Cexp
tasa de fallos cuando el tamaño de la caché entre los 512 bytes hasta 16384 bytes.

Así que lo que puede llegar hasta aquí, Cexp es la mejor traza, debido a la menor tasa de fallos en comparación con las huellas que
otros. Tendrá un mejor rendimiento.

Por otro lado, la elección de la asociatividad es importante debido a que el cambio de la asociatividad dará un impacto significativo en
el rendimiento de la memoria caché.

ANÁLISIS

El rendimiento de la caché de datos en multiprocesadores de memoria compartida se ha demostrado que es diferente de la de

uniprocesadores. En particular, las tasas de perder caché en multiprocesadores no muestran la fuerte caída típica de uniprocesadores
cuando el tamaño de la caché de bloques aumenta. El resultado de la caché de alta tasa de fallos es una causa de preocupación, ya que
pueden limitar significativamente el rendimiento de los multiprocesadores [1]. Con base en la figura anterior, se puso de manifiesto la
disminución de tasa de fallos a medida que aumenta el tamaño de caché. Esto es debido a que más datos se pueden almacenar en la
caché al mismo tiempo (sin necesidad de reemplazo) y por lo tanto hay una mayor probabilidad de que los datos de la CPU necesita ya
está en la caché [2]. Punto de referencia en todos los mostraron una reducción en la tasa de fallos como el aumento del tamaño de
caché. TIEMPO mostró la mejor tasa más baja de menos. . En el tamaño de caché grande el grado de falla se estabiliza debido a la
obligatoria echo de menos es independiente del tamaño de la caché [3]. Las grandes diferencias de tasa de fallos para un incremento
determinado de tamaño de la caché indica las direcciones de memoria están tan cerca que un pequeño aumento de tamaño de la caché
produce un gran aumento de rendimiento [4].

conclusión

En conclusión, el aumento de tamaño de la caché no está totalmente de mejorar el rendimiento del sistema con varios procesadores.
A medida que aumentamos el número de procesadores, la cantidad total del aumento de caché, causando la capacidad se pierde por la
gota. En contraste, el aumento del número de procesadores por lo general hace que la cantidad de comunicación para incrementar, a
su vez causa el aumento de la coherencia se pierde por [5]

2.3. Proyecto 3: Influencia del tamaño de bloque

Propósito
Estudiar la influencia del tamaño de bloque en la tasa de fallos.

Desarrollo
Configurar un sistema con las características arquitectónicas siguientes:

• Los procesadores en SMP = 1.

• Caché de coherencia = protocolo MESI.
• Esquema de arbitraje del bus = aleatorio.
• La Palabra de ancho (bits) = 16.
• tamaño de la memoria principal = 256 KB (el número de bloques en la memoria principal puede variar).
• Tamaño de la caché = 4 KB (el número de bloques en la caché puede variar).
• Mapeo = totalmente asociativa.
• La política de reemplazo LRU =.

Configurar las palabras por bloque con las siguientes configuraciones: 4 (tamaño de bloque = 8 bytes), 8, 16, 32, 64, 128, 256, 512, y
1024 (tamaño del bloque = 2048 bytes). Para cada uno de los configuraciones, obtener la tasa de fallos con los archivos de rastreo:
Hydro, Nasa7, Cexp, Mdljd, oído, Comp, Wave, SWM y UComp. ¿Aumenta la tasa de fallos o disminuir a medida que aumenta el tamaño
de bloque? ¿Por qué? ¿Esto
incremento o decremento que afectan a todos los puntos de referencia o depende de los diferentes grados de la localidad? ¿Qué
sucede con las misses obligatoria al ampliar el bloque el tamaño? ¿Cuál es el punto de la contaminación? ¿Aparece en estos
experimentos?
En conclusión, ¿el aumento de tamaño de bloque de mejorar el rendimiento del sistema?

Traza: Cexp
 MISSES
Palabras por Bloque 4 8 16 32 64 128 256 512 1024
Numero 404 235 142 92 59 43 30 37 356
Rate (%) 2.02 1.175 0.71 0.46 0.295 0.215 0.15 0.185 1.78

Traza: Comp
MISSES
Palabras por Bloque 4 8 16 32 64 128 256 512 1024
Numero 819 583 452 250 149 90 83 102 175
Rate (%) 32.448 23.098 17.908 9.9049 5.9033 3.5658 3.2884 4.0412 6.9334

Traza: Ear
MISSES
Palabras por Bloque 4 8 16 32 64 128 256 512 1024
Numero 1106 721 536 406 272 218 182 333 739
Rate (%) 20.836 13.583 10.098 7.6488 5.1243 4.107 3.4288 6.2735 13.922

Traza: Hydro
MISSES
Palabras por Bloque 4 8 16 32 64 128 256 512 1024
Numero 622 384 265 192 148 121 98 143 226
Rate (%) 29.243 18.054 12.459 9.0268 6.9582 5.6888 4.6074 6.7231 10.625

Traza: MDLJD
MISSES
Palabras por Bloque 4 8 16 32 64 128 256 512 1024
Numero 4379 3834 2740 1793 1201 919 836 1013 2062
Rate (%) 21.895 19.17 13.7 8.965 6.005 4,595 4.18 5.065 10.31

Traza: NASA7
MISSES
Palabras por Bloque 4 8 16 32 64 128 256 512 1024
Numero 623 411 258 170 131 102 72 111 187
Rate (%) 33.585 22.156 13.908 9.1644 7.062 5.4987 3.8814 5.9838 10.081

Traza: SWM
MISSES
Palabras por Bloque 4 8 16 32 64 128 256 512 1024
Numero 6062 4879 3570 2327 1627 1244 1055 1210 2301
Rate (%) 30.31 24.395 17.85 11.635 8.135 6.22 5.275 6.05 11.505

Traza: UCOMP
MISSES
Palabras por Bloque 4 8 16 32 64 128 256 512 1024
Numero 674 561 467 261 155 93 83 101 200
Rate (%) 24.662 20.527 17.087 9.5499 5.6714 3.4029 3.037 3.6956 7.318

Traza: WAVE
MISSES
Palabras por Bloque 4 8 16 32 64 128 256 512 1024
Numero 934 720 532 411 289 227 195 221 281
Rate (%) 27.254 21.01 15.524 11.993 8.433 6.6239 5.6901 6.4488 8.1996

En este experimento, los resultados muestran que la tasa de fallos disminuye con el aumento del tamaño del bloque hasta que el
tamaño de bloque de 256 kb, pero el porcentaje de la tasa de fallos aumenta si el tamaño del bloque es mayor a 512 y 1024.
2.4. Proyecto 4: Influencia del tamaño de bloque para diferentes tamaños de caché

propósito
Muestran la influencia del tamaño de bloque en la tasa de fallos, pero en este caso, para el caché de varios
los tamaños.
desarrollo
Configurar un sistema con las características arquitectónicas siguientes:
• Los procesadores en SMP = 1.
• Caché de coherencia = protocolo MESI.
• Esquema de arbitraje del bus = aleatorio.
• La Palabra de ancho (bits) = 32.
• tamaño de la memoria principal = 1024 KB (el número de bloques en la memoria principal puede variar).
• Mapeo = totalmente asociativa.
• La política de reemplazo LRU =.

Configurar las palabras por bloque con las siguientes configuraciones: 8 (tamaño de bloque = 32 bytes), 16, 32, 64, 128, 256, 512, y
1024 (tamaño del bloque = 4096 bytes). Para cada uno de los configuraciones de las palabras por bloque, configurar el número de
bloques en la caché con el fin de obtener el siguientes tamaños de caché: 4 KB, 8 KB, 16 KB y 32 KB. Para cada configuración de obtener
la perder velocidad con la huella de la memoria: el oído. En primer lugar nos va a preguntar las mismas preguntas que en el proyecto
anterior: ¿El aumentar la tasa de perderse o disminuir a medida que aumenta el tamaño de bloque? ¿Por qué? ¿Qué sucede con la
obligatoria se pierde al ampliar el tamaño de bloque? ¿El punto de la contaminación presente en esas experimentos?
¿La influencia del aumento de la contaminación difusa o disminuir el tamaño de la caché aumenta? ¿Por qué?

Traza: Ear
MISSES Rate (%)
Tamaño Palabras por
8 16 32 64 128 256 512 1024
Cache Bloque
4K 23.87 15.674 9.7023 6.5373 5.1432 9.0053 14.375 38.093
8K 13.564 10.098 7.6488 5.1243 4.107 3.4288 6.2735 13.922
16K 11.643 6.7069 3.8621 2.3926 2.2607 2.468 2.7317 5.633
32K 11.643 6.7069 3.8433 2.3361 1.4695 1.055 1.5825 2.3738

El gráfico muestra el número de tasa de fallos en el tamaño de los bloques diferentes (el número de palabras por bloque de inicio desde
las 8 hasta 1024). Cada línea representa el número de tasa de fallos en todos los niveles de inicio del tamaño de caché de hasta 4K 32K.

De este gráfico, podemos ver que el número de tasa de fallos se tiende a disminuir cuando se aumenta el tamaño del bloque y también
el tamaño de la caché. Se debe a que los bloques más grandes aprovechan de la localidad espacial. El programa se tiene capacidad para
al mismo tiempo hace referencia a un cierto número de áreas contiguas de su espacio de direcciones. [2]

Sin embargo, hay puntos de contaminación existentes que hacen que la tasa de fallos que se aumente. podemos ver, cuando el
número de palabras por bloque es de 512 (tamaño de bloque = 2Kb) el número de tasa de fallos es siempre aumento de los niveles
inferiores, y será aumentar y aumentar más (excepto en el tamaño de cache = 4K, el la contaminación de existir antes, cuando el
número de palabras por bloque es de 256). Cuando el tamaño del bloque crece lo suficiente, sin embargo, y comienza a acercarse al
tamaño de la caché, el aumento del tamaño de bloque puede conducir a un aumento de la tasa de fallos, ya que cuando todas esas
áreas no puede ser residente en la memoria caché al mismo tiempo, aumenta la tasa de fallos . [2] Cuando el mayor número de
palabras en el bloque, el paso más entre algunas palabras, por lo que haga referencia a uno, la probabilidad de acceso a stridest la
disminuye. Estas palabras con baja probabilidad de uso de desplazar a la información de caché útil y que se hace referencia de nuevo, y
aumentar la tasa de fallos. Sin embargo, cuando aumentamos el tamaño de caché, el grado de aumento de la tasa de fallos a estar
abajo. Su media, la influencia de la contaminación difusa cuando aumentamos el tamaño de la caché se va a disminuir.

A partir de este experimento, podemos concluir que para reducir al mínimo el número de tasa de fallos que pueden aumentar el
número de tamaño del bloque, pero no se cerró con el número de tamaño de la caché, ya que el punto de contaminación existe, y que
la tasa de fallos de inicio aumento. Para reducir al mínimo la contaminación, podemos aumentar el número de tamaño de la caché, por
lo que, para el mejor desempeño, podemos utilizar el mayor número de tamaño de la caché.

Para aprovechar al máximo el principio de localidad se puede hacer mediante la ampliación del tamaño del bloque.

Cuanto más grande es la memoria cache será el más pequeño de la tasa de ocurrencia

Tamaño del bloque ampliado a menospreciar el total de tasa de fallos en la memoria caché. Bloqueo total en la memoria caché, que
posiblemente va a crear un conflicto en una asignación directa.

2.5. Proyecto 5: Influencia de la asignación para diferentes tamaños de caché

propósito
Analizar la influencia de la cartografía en la tasa de fallos para varios tamaños de caché.
desarrollo
Configurar un sistema con las características arquitectónicas siguientes:
• Los procesadores en SMP = 1.
• Caché de coherencia = protocolo MESI.
• Esquema de arbitraje del bus = aleatorio.
• La Palabra de ancho (bits) = 32.
• Palabras del bloque = 64 (tamaño de bloque = 256 bytes).
• Los bloques en la memoria principal = 4096 (tamaño de la memoria principal = 1024 KB).
• La política de reemplazo LRU =.
Configurar la asignación de uso de las siguientes configuraciones: directa, de dos vías asociativa de cuatro vías conjunto asociativo, de
ocho asociativa por conjuntos, y completamente asociativa- (recuerde: Number_of_ways = Number_of_blocks_in_cache /
Number_of_cache_sets). Para cada una de las configuraciones de los mapas, configurar el número de bloques en la caché con el fin de
obtener los tamaños de caché siguientes: 4 KB (16 bloques en la caché), 8 KB, 16 KB y 32 KB (128 bloques en cache). Para cada
configuración de obtener la tasa de fallos con la huella de la memoria: el oído. ¿Aumenta la tasa de fallos o disminuir a medida que
aumenta la asociatividad? ¿Por qué? ¿Qué que suceda con el conflicto pierde al ampliar el grado de asociatividad? ¿La influencia del
aumento de grado de asociatividad o disminuir el tamaño de la caché aumenta? ¿Por qué? En conclusión, es el aumento de la
asociatividad de mejorar el rendimiento del sistema? Si el respuesta es sí, en general, que es el paso con más beneficios: de directa a
dos vías, de 2 - manera de 4 vías, de 4 vías de 8 vías, o de 8 a manera de totalmente asociativa?

MISSES Rate (%)

Tamaño Two-way set Four-way set Eight-way set
Mapping Direct Fully- associative
Cache associative associative associative
4K 12.34 6.5938 6.6315 8.3082 6.5373
8K 7.0271 5.1055 5.2562 4.8229 5.1243
16K 5.9344 2.3926 2.5057 2.694 2.3926
32K 4.0317 2.3361 2.3361 2.3361 2.3361

Para mostrar la influencia de la asociatividad, la echa de menos conflictos se dividen en falla causada por cada disminución de la
asociatividad. Conflicto pierde suceder si la estrategia de colocación de bloques es asociativa por conjuntos o directa asignada, ya que
un bloque puede ser descartado y luego recuperados si demasiados bloques mapa en su conjunto. Estas echa de menos también se les
llama colisión pierde. La idea es que llega en una memoria caché completamente asociativa que se pierde en una n-forma de conjunto
asociativo caché se deben a más de n peticiones de algunos juegos populares [1]. Pierde conflicto se echa de menos que no se
produciría si la caché estaba totalmente asociativa [2] y que el reemplazo LRU [3].

Aquí están las cuatro divisiones de la falla de conflictos y cómo se calculan [1]:

• Ocho vías - los conflictos se pierde debido al pasar de completamente asociativo (sin conflictos) para asociativa de ocho

• Cuatro vías - los conflictos se pierde debido a que va de ocho a forma asociativa asociativa de cuatro vías

• Dos vías - los conflictos se pierde debido a que va de asociativa de cuatro direcciones para asociativa de dos vías

• Una manera - el conflicto se pierde debido a que va de dos vías asociativas para asociativa de una dirección (directa asignada).
ANÁLISIS

Hay dos reglas generales que pueden extraerse de la tabla 1 y figura 1. La primera es que de ocho asociativa por conjuntos es a efectos
prácticos, tan eficaz en la reducción de falla de estos escondites de tamaño como completamente asociativo. La segunda observación,
llama la regla de caché 2:01 de oro, es que un cache de correspondencia directa de tamaño N tiene aproximadamente la misma tasa de
fallos como una doble vía de conjunto asociativo caché de tamaño N / 2 [1].

Al igual que muchos de estos ejemplos, la mejora de un aspecto de la memoria en tiempo promedio de acceso se produce a expensas
de otro. El aumento de tamaño de bloque reduce tasa de fallos al tiempo que aumenta pena de perder, y una mayor asociatividad
puede venir a costa de tiempo de mayor éxito. Por lo tanto, la presión de un ciclo de reloj del procesador rápido anima a diseños
simples caché, pero el aumento de la asociatividad pena perder recompensas.

Estas simulaciones muestran que la tasa de fallos disminuye cuando las formas de asociatividad aumento. Esto se debe a la falla de
conflictos se reducen al aumentar la asociatividad.

Conflicto pierde disminuir de manera significativa con la asociatividad mayor [2], especialmente para los más pequeños alijos. La
influencia de formas asociativas disminuye con caches más grandes porque los beneficios son cada vez menos importantes. Esta
conclusión coincide con la teoría de que echa de menos los conflictos se reducen al aumentar la asociatividad, sin embargo, en grandes
alijos de este tipo de fallos son menos frecuentes. En conclusión, el rendimiento del sistema se mejora con el aumento de las formas
asociativas. La mejora de la eficiencia máxima es de directa de conjunto asociativo con 2 filas en el conjunto (de dos vías) [4]. Los
beneficios de la asociatividad mayor contracción [5].

5. CONCLUSIÓN

Este proyecto se llevó a cabo para analizar la influencia de la transformación por la tasa de fallos para varios tamaños de caché.
Resultados experimentales muestran que la tasa de fallos disminuye cuando las formas de asociatividad aumento. En conclusión, el
rendimiento del sistema se mejora con el aumento de las formas asociativas.
2.6. Proyecto 6: Influencia de la política de sustitución
propósito
Muestran la influencia de la política de sustitución de la tasa de fallos.
desarrollo
Configurar un sistema con las características arquitectónicas siguientes:
• Los procesadores en SMP = 1.
• Caché de coherencia = protocolo MESI.
• Esquema de arbitraje del bus = aleatorio.
• La Palabra de ancho (bits) = 16.
• Palabras del bloque = 16 (tamaño de bloque = 32 bytes).
• Los bloques en la memoria principal = 8192 (tamaño de la memoria principal = 256 KB).
• Los bloques en cache = 128 (tamaño de la caché = 4 KB).
• Mapeo = 8-way set-asociativa (conjuntos de cache = 16).
Configurar la política de sustitución utilizando las siguientes configuraciones: Aleatorio, LRU,
LFU y FIFO. Para cada una de las configuraciones, obtener la tasa de fallos con los archivos de rastreo
(extensión "prg."): Hydro, Nasa7, Cexp, Mdljd, oído, Comp, Wave, SWM y UComp.
En general, que es la política de sustitución con la mejor tasa de fallos? Y que lo hace
tiene el peor? ¿Los beneficios de las políticas FIFO y LFU pasar por todos los puntos de referencia o
De qué dependen los grados localidad distinta?
De una memoria caché de asignación directa, se puede esperar los resultados de la sustitución diferentes
las políticas a ser diferente? ¿Por qué o por qué no?
En conclusión, ¿el uso de una política de sustitución de concreto mejorar el sistema
el rendimiento? Si la respuesta es sí, en general, que es el paso con más beneficios: a partir de
Al azar a LRU, LFU de azar a, o de azar a FIFO? ¿Por qué (considerar la
costo / rendimiento de aspecto)?

Traza: Cexp

MISSES
Remplacement policy Random LRU LFU FIFO
Numero 151 148 148 148
Rate (%) 0.755 0.74 0.74 0.74

Traza: Comp
MISSES
Remplacement policy Random LRU LFU FIFO
Numero 461 452 449 454
Rate (%) 18.265 17.908 17.789 17.987

Traza: Ear
MISSES
Remplacement policy Random LRU LFU FIFO
Numero
Rate (%) 10.596 10,098 10,286 11,567

Traza: Hydro
MISSES
Remplacement policy Random LRU LFU FIFO
Numero
Rate (%) 15,703 14,81 15,139 15,092

Traza: MDLJD
MISSES
Remplacement policy Random LRU LFU FIFO
Numero
Rate (%) 15,53 14,78 14,965 15,155

Traza: NASA7
MISSES
 Remplacement policy Random LRU LFU FIFO
Numero
Rate (%) 15,849 15,364 15,903 15,633

Traza: SWM
MISSES
Remplacement policy Random LRU LFU FIFO
Numero
Rate (%) 20,615 19,635 19,85 20,08

Traza: UCOMP
MISSES
Remplacement policy Random LRU LFU FIFO
Numero
Rate (%) 17,563 17,27 17,124 17,344

Traza: WAVE
MISSES
Remplacement policy Random LRU LFU FIFO
Numero
Rate (%) 18,267 17,479 17,537 17,8

La política de sustitución con la más alta tasa de fallos es aleatoria. Esto significa que el azar tiene una relación más afectada.

Por el contrario, la política de sustitución con la menor tasa de fallos es LRU. Esto significa que la LRU tiene la proporción más alta de
éxito.

De todos los puntos de referencia. Cexp es la referencia con la menor tasa de fallos. Esto ocurre porque Cexp producir un bloque de
caché mucho más que los otros con menor número de escritura de datos y menor número de palabras.

Simulación muestra que la política de sustitución de caché afectará la tasa de azar tipo de cambio. En general, la LRU convertido en la
mejor política de reemplazo debido a que el rendimiento del sistema que produce menos tasa de fallos luego otras tres políticas de
reemplazo. Por el contrario, Random dar la más alta tasa de fallos que significa que menos de la tasa de éxito o provocar la falta de
rendimiento del sistema