Ministerul Educaţiei, Culturii și Cercetării al Republicii Moldova

Universitatea Tehnică a Moldovei

Facultatea: Calculatoare, Informatică şi Microelectronică
Departamentul: Microelectronica si Inginerie Biomedicală

Raport
Lucrare de an
la disciplina Circuite Integrate Digitale
Tema: Poartă logică cu cuplaj în emitor (ECL)

A efectuat: st. gr. IBM-181 Racu Vlad

A verificat: lect. univ. Postica Vasile

Chișinău 2020

1
 Cuprins:

1. Datele pentru proiectare …………………………............ 2

2. Noțiuni teoretice ………………………………………….. 3
3. Minimizarea funcției ……………………………………... 9
4. Schema logică pentru funcția minimizată ...…….. ……..12
5. Calcularea parametrilor porții fundamentale ECL ........13
6. Schema electrică a circuitului propus ………………..….17
7. Tipologia schemei ……………………………………….. 18
8. Concluzia………………………………………………… 20
9. Bibliografie……………………………………………….. 20

2
 “APROB”
Șeful Departamentului MIB
prof. univ., dr. ȘONTEA Victor

PROIECT DE AN
Sarcina tehnică
pentru proiectul de an la disciplina ”Circuite Integrate Digitale”

Studentul:Racu Vlad, grupa:IBM-181.

Tema: Poartă logică cu cuplaj în emitor (ECL).

Funcția: Ā BC { D̄+ A B̄ C̄ D̄+ Ā B̄ C̄ D̄+ A B̄ CD+ AB { C̄ ¿ D̄+ ABC { D̄ ¿+ Ā B̄ CD+ AB { C̄ ¿ D+ Ā BCD¿ .

Date inițiale pentru proiectare Varianta 6

Tensiunea de alimentare U, V -5
Factorul de asociere M 4
Coeficientul de sortanță N 15
Factorul de amplificare a tranzistorului β 34
Capacitatea sarcinii CS, pF 25
Puterea maximală consumată Pm., mW 50
U 0int =U 0ies=U 0 ,V
-0.7

U 1int =U 1ies=U 1,V

-1.6

Frecvența semnalului f, MHz 900

Timpul de trecere
t 01int , ns
5

Timpul de trecere
t10int , ns
3.8

Polaritatea logicii -
Setul logicii ȘI-NU

Conținutul proiectului de an:

1. Datele pentru proiectare.
2. Descrierea principiilor de funcționare și caracteristicile operatorilor folosiți.
3. Minimizarea funcției date.
4. Proiectarea și optimizarea schemei logice.
5. Schema electrică principială a dispozitivului proiectat.
6. Calcularea parametrilor statici ale operatorilor logici.
7. Calcularea parametrilor dinamici ale operatorilor logici.
8. Topologia schemei.
9. Realizarea cablajului imprimat și testarea acestuia.
10. Concluzii.

Termenul de prezentare a proiectului “4” Mai 2020.

Conducătorul proiectului lect. univ. POSTICA Vasile.
Studentul _______________________ “___” _______ 2020.

3
2.Noțiuni teoretice
2.1.Porți logice
O poartă logică este un dispozitiv electronic numeric elementar ce
implementează o funcțiune logică elementară. O poartă logică are una sau mai
multe intrări digitale/binare (0 logic sau 1 logic), și are ca ieșire o funcție simplă a
acestor intrări.Porțile logice sunt folosite în circuite digitale pentru a implementa
operațiile din algebra booleană. Fiindcă sunt foarte multe moduri în care o anumită
funcție logică poate fi realizată (nu numai ca design de circuit, ci și ca mod de
fabricație al circuitelor integrate), porțile sunt grupate în familii logice. Exemple
de astfel de familii sunt:
 Wired logic (logică cablată cu diode): circuite extrem de ușor de realizat,
folosind numai diode și rezistențe de pull-up/pull-down. Sunt circuite pur
pasive (nu au etaj final de amplificare), așa că nivelele logice de la ieșire
sunt degradate (spre exemplu 0.6V în loc de 0V, 4.4V în loc de 5V).
 RTL (resistor-transistor logic): prima formă de logică digitală ce foloseste
elemente active, și anume tranzistori bipolari. Logica este efectuată în
etajul de intrare, utilizând rezistențe. Dezavantajul acestei familii de porți
logice este consumul foarte mare, din cauza tranzistorilor folosiți și a
rezistențelor.
 DTL (diode-tranzistor logic): această familie combină logica cablata cu un
etaj final cu tranzistori bipolari.
 TTL (transistor-transistor logic): reprezintă un avans față de DTL, folosind
tranzistori bipolari, în general multiemitor, inclusiv în etajul de intrare.
Etajul de ieșire este realizat folosind 2 tranzistori, unul NPN și unul PNP,
într-o conexiune ce poartă denumirea de stâlp totemic sau push-pull.
 ECL (emitter-coupled logic): o familie de mare viteză, ce folosește tot
tranzistori bipolari, însă care nu intră niciodată în saturație. Din acest
motiv, marginea de zgomot (diferența dintre tensiunea în starea LOW și
tensiunea în starea HIGH) este foarte mica, deci aceste circuite sunt
susceptibile la zgomot.
 NMOS (N-type metal-oxide-semiconductor logic): spre deosebire de
familiile anterioare, NMOS se folosește de tranzistori cu efect de camp
(FET) și de rezistențe de pull-up.
 CMOS (complementary metal-oxide-semiconductor logic): nu folosește
deloc rezistențe, ci tranzistori de tip nMOS și pMOS. Este tehnologia
folosita În prezent la fabricarea majorității dispozitivelor electronice.[3]

4
 Tabelul 1.Exemple de porți logice.[3]

2.2 Familia ,,ECL”- circuit logic cu cuplaj prin emitor

Aceste circuite au apărut pe piaţă în 1964 şi s-au dezvoltat în paralel cu
circuitele TTL. Familia TTL utilizează tranzistoare bipolare NPN care conduc la
saturaţie sau sunt blocate. Principalul factor care limitează viteza de comutare este
eliminarea sarcinilor stocate în bază la comutarea tranzistorului din starea saturată
în starea blocată. Tehnologia ECL este familia de circuite integrate care au la bază
comutatorul de curent cu o pereche de tranzistoare bipolare NPN cuplate in emitor
dupa cum se arată în figura 1. Tranzistoarele din aceste circuite lucrează în

5
comutație din stare de saturație în starea de blocare , din acest motiv această
familie uneori este denumită ca fiind CML(current-mode logic). Acest mod de
lucru permite obținerea unui timp de propagare mai mic comparativ cu timpul de
propagare al altor familii logice fiind unele din avantajele acestui circuit logic.

Însă aceste circuite au un consum de

putere relativ ridicat și o diferență mică de
tensiune între nivele logice. Aceste
particularităţi au condus la utilizarea pe scară
mai redusă a acestui tip de circuite integrate, în
special în aplicaţiile care impun viteze de lucru
foarte ridicate. Timpul de propagare redus se
datorează la mai mulți factori cum ar fi:
evitarea saturaţiei tranzistoarelor prin însăşi
schema circuitului, micşorarea amplitudinii semnalelor logice, modului de lucru,
reducerea la două a numărului de etaje consecutive ale circuitului logic . Aşa cum
s-a arătat şi la celelalte tipuri de tehnologii utilizate, preţul plătit pentru creşterea
vitezei este scăderea imunităţii la perturbaţii şi creşterea consumului de putere pe
poartă.

2.3 Poarta fundamentală ECL

Figura 2. Poarta fundamentala ECL – schema electrică și simbol[4]

Funcţia SAU se obţine prin punerea în paralel a tranzistoarelor T 1 A , T 1 B, T 1C şi T 2.

Tranzistoarele ce corespund intrărilor, sunt in aceeaşi ramură a etajului diferenţial
format cuT 2. Curentul prin etajul diferenţial este comutat de pe ramura din stânga
6
pe ramura din dreapta sau invers. Rezistenţele R A , R B şi RC conectează intrările A,
B şi C la V EE = -5,2 V, permiţând funcţionarea circuitului cu intrări flotante.

Etajul de ieşire este realizat cu repetoarele T 3, T 4. Pentru evitarea saturaţiei

tranzistoarelor care conduc, valorile componentelor etajului sunt astfel calculate
încât să permită funcţionarea nesaturată a acestor tranzistoare. Rolul etajului de
ieşire este de a :
 amplifica curentul oferit la ieşire;
 mări factorul de branşament la ieşire;
 asigura o rezistenţă de ieşire mică (tipic 7 Ω), deci încărcarea rapidă a
capacităţilor parasite;
 asigura compatibilitatea dintre nivelurile logice de ieşire şi cele de intrare ale
porţii ECL prin scăderea tensiunii pe joncţiunile B-E;
Modul de alimentare neobişnuit (masa la colector şi V EE în emitor) prezintă 2
avantaje:
• orice scurtcircuit între una dintre ieşiri şi masă nu conduce la distrugerea porţii;
• borna VEE a tensiunii de alimentare este afectată de zgomote şi de pulsaţiile
tensiunii redresate. Efectul acestor pulsaţii ale tensiunii de alimentare se aplică prin
Re etajului diferenţial de intrare, fiind pentru acest etaj semnal de mod comun şi în
consecinţă sunt rejectate.

Figura 3.Caracteristica de transfer ale porții ECL OR-NOR[6]

7
2.3 Avantajele și Dezavantajele circuitelor logice ECL
Avantajele familiei ECL :
• Timp de propagare propagare mai mic în comparație cu restul circuitelor
integrate;
• lipsa vârfurilor de curent absorbit de la sursa de alimentare atunci când ieşirile
circuitului comută dintr-o stare în alta; ic = 4,2mA ∼ 4,8mA;
• valoarea mare a rezistenţei de intrare a unui astfel de circuit;
• rezistenţa de ieşire mică implică reducerea timpului de propagare şi creşterea
factorului de branşament;
• Impedanța de intrare (Zint) este ridicată, iar impedanța de ieșire (Z out) este
scăzută. Ca urmare, tranzistorii schimba stările repede, întârzierile la poartă
sunt scăzute, iar capacitatea fanout este mare;

Dezavantajele familiei ECL:

• valoarea ridicată a puterii medii consumate de la sursa de alimentare
• marginea de zgomot redusă (sensibilitatea la zgomot este mare);
• incapabilitatea nivelurilor logice ECL cu nivelurile logice ce corespund
celorlalte familii;

8
3.Minimizarea funcției
La baza de proiectare a sistemelor digitale stă algebra booleană. Minimizare-
este un procedeu de importanţă mare în proiectarea circuitelor digitale deoarece
reduce numărul de porţi pe de o parte, iar pe de altă parte este redus numărul de
intrări al porţilor. În practică este necesar de a alege o funcție cu costul minim al
realizării sale, deci, a produce minimizarea înseamnă a găsi o funcție cu numărul
elementelor logice minim. Pentru a produce minimizarea funcțiilor cu numărul de
variabile < 6 este mai optimă folosirea reprezentării grafice a funcției logice în
formă de hartă Karnaugh.

Y= Ā BC { D̄+ A B̄ C̄ D̄+ Ā B̄ C̄ D̄+ A B̄ CD+ AB { C̄ ¿ D̄+ ABC { D̄ ¿+ Ā B̄ CD+ AB { C̄ ¿ D+ Ā BCD¿

Tabelul 2:Tabelul de adevăr pentru funcția propusă

A B C D Y
0 0 0 0 0 1
1 0 0 0 1 0
2 0 0 1 0 0
3 0 0 1 1 1
4 0 1 0 0 0
5 0 1 0 1 0
6 0 1 1 0 1
7 0 1 1 1 1
8 1 0 0 0 1
9 1 0 0 1 0
10 1 0 1 0 0
11 1 0 1 1 1
12 1 1 0 0 1
13 1 1 0 1 1
14 1 1 1 0 1
15 1 1 1 1 0

9
Minimizarea o efectuam construind diagrama Karnaugh. Această diagramă este o
metodă de minimizare a funcțiilor logice, care are aceleași valori din tabelul de
adevăr, dar sub o altă formă.
Tabelul 3: Diagrama Karnaugh
CD
AB 00 01 11 10
00 1 0 1 0
01 0 0 1 1
11 1 1 0 1
10 1 0 1 0

Functia minimizata :

Y=

Aducem expresia la forma logică “ȘI-NU,, dupa legile de Morgan:

⇒
Legile DeMorgan Y=

10
 Tabel 4:Tabelul de adevăr al funcției logice minimizate
A B C D Y

0 0 0 0 0 0 1 1 1 1 1
1 0 0 0 1 1 1 1 1 1 0
2 0 0 1 0 1 1 1 1 1 0
3 0 0 1 1 1 0 0 1 1 1
4 0 1 0 0 1 1 1 1 1 0
5 0 1 0 1 1 1 1 1 1 0
6 0 1 1 0 1 1 1 0 1 1
7 0 1 1 1 1 0 1 1 1 1
8 1 0 0 0 0 1 1 1 1 1
9 1 0 0 1 1 1 1 1 1 0
10 1 0 1 0 1 1 1 1 1 0
11 1 0 1 1 1 1 0 1 1 1
12 1 1 0 0 1 1 1 1 0 1
13 1 1 0 1 1 1 1 1 0 1
14 1 1 1 0 1 1 1 0 1 1
15 1 1 1 1 1 1 1 1 1 0

11
4.Schema logică pentru funcția minimizată:

A=0 B=0 C=0 D=0 Y=1

Figura 4. Schema logică cu elemente NAND, “1,, logic la ieșire.

A=1 B=1 C=1 D=1 Y=0

Figura 5. Schema logică cu elemente NAND, “0,, logic la ieșire.

12
5.Calcularea parametrilor porții fundamentale ECL
5.1.Calcularea parametrilor statici
Rc = R1 = R5 = R2
R3 = R6 = R7 = R 8= RRE
R4 = 3*R1
Rc = RRE * 0,3, unde RRE – rezistenţa repetorului pe emitor.

Se va determina rezistorul Rc din relaţia:

0 1
−( U 1−U 0 ) U a +U ref U a −2U U a −U U a−U U −( U 1−U ¿ )
¿
P=U a
[ Rc
+
R4
+
R5 + R8
+
R6
+
R7
+N a
R 3∗( β +1 ) ]
0 1
−( U 1−U 0 ) U a +U ref U a −2U U a −U U a−U U a−( U 1−U ¿ )
¿
P=U a
[
0,3 R ℜ
+
0,9 R ℜ
+
1,3 Rℜ
+
Rℜ
+
Rℜ
+N
R ℜ∗( β+1 ) ]
0.05=−5
[ −(−1.6+0.7 ) −5−1,15 −5−2∗0.7 −5+0,7 −5+1.6
0,3 Rℜ
+
0,9 Rℜ
+
1,3 R ℜ
+
Rℜ
+
Rℜ
+ 15
−5−(−1.6−0.7 )
R ℜ∗( 34+ 1 ) ]
0.05=−5
[ −(−1.6+0.7 ) −5−1,15 −5−2∗0.7 −5+0,7 −5+1.6
0,3 Rℜ
+
0,9 Rℜ
+
1,3 R ℜ
+
Rℜ
+
Rℜ
+ 15
−5−(−1.6−0.7 )
R ℜ∗( 34+ 1 ) ] →
R ℜ=1760 Ω

unde P = Pm – puterea consumată de poartă (se indică în datele iniţiale)

Uref = 0,5 * (U1+U0) = 0,5 * (-1.6-0.7) = 0,5 * (-2,3) = -1.15 V – U de referinţă;
U* = Ud = UBET = 0.7 V – caderea tensiunii la joncţiunea polarizată în sens direct a
diodei şi a tranzistorului;
N – coeficientul sortanţă;
β – coeficientul de transfer de curent al tranzistoarelor în regim static.

Rc = R1 = R5 = R2 = 530Ω
R3 = R6 = R7 = R 8= RRE = 1760Ω
R4 = 3*R1 = 1590Ω
Rc = RRE * 0,3 = 530Ω

13
  Curentul de intrare în starea logică ”1”
I U ∫¿ −U
1
−U a −1.6−0,7 +5 −5
∫ ¿= R3 (β +1)
BE 1
=
1760 ( 34+1 )
=4.4∗10 A ¿¿

 Curentul de intrare în starea logică ”0”

I U ∫¿ 0
−0.7
∫ ¿0 = RB
=
50
−3 −5
∗10 =−1.4∗10 A ¿ ¿

 Tensiunea de prag a comutării porții:

U pr =−U ref =1,15 V

 Lărgimea domeniului indeterminat de comutare:

∆ V pc 0.16V

 Saltul logic:

U L =U 1ieș−U 0ieș=−1.6+0.7=−0.9 V

 Rezerva de zgomot în curent continuu:

−¿ 0,5( U L−∆V pc)=0.5∗(−1.06)=−0.53 V ¿

U +¿
i
Ui
;
¿

 Curentul consumat de partea logică (comutatorul de curent) a porții:

−U L −U 1−U 0 −−0.9
I L= = = =1.6 mA
RC RC 530

 Curenții consumați de repetoarele pe emitor:

U a−U 0 −5+0.7
I ℜ 1= = =−2.4 mA
R6 1760

U a−U 1
I ℜ 2= +N I
R7 ∫ ¿ = −5+0.7
1760
+¿34∗4.4∗10 1 −5
=−2,5 m A ¿

 Curenții consumați de sursa tensiunii de referință:

U a−U ref −5+1.15
I ref 1= = =−2.4 mA
R4 1590

U a−2∗U ¿ −5−2∗0,7
I ref 2= = =−2.7 mA
R5 + R8 530+ 1760

 Curentul consumat de poarta fundamental ECL

I 0cons I 0cons =I L + I ℜ1 + I ℜ 2+ I ref 1+ I ref 2=1.6−2.4−2.5−2.4−2.7=−7,8 mA

 Puterea consumată de partea logică a porții:

14
 P L=U a∗I L =−5∗(−1.6∗10−3)=8 mW

 Puterea consumată de repetoare pe emitor:

Pℜ=U a∗( I ℜ1 + I ℜ2 ) =−5∗(−4.9 ¿10−3)=24.5 mW ;

 Puterea consumat de sursa tensiunii de referință:

Pref =U a∗( I ref 1+ I ref 2 )=−5∗(−5.1∗10−3)=25.5 mW

 Puterea totală consumată de poarta logică:

P=P med=P L + P ℜ+ P ref =8+24.5+25.5=58 mW

 Coeficienții sortanță la ieșirile Y1 și Y2:

−U 1ieș−U BE 6
∗R3∗( β +1 )2
R1
N 1=
1.6−0.7
∗1760∗352
530
U∫ ¿ −U 1
−U
= =1355 ¿
BEsar a
−1.6−0.7 +5
−U ieș 2−U BE 5 2
∗R3∗( β +1 )
R2
N 2=
1.6−0.7
∗1760∗352
530
U∫ ¿ −U
1
−U
= =1016 ¿
BEsar a
−0.7−0.7+5

 Rezistența de intrare a porții când se aplică tensiunea inferioară U ∫ ¿ ¿: 0

R∫ ¿ =R
0
=50 k Ω ¿
B

 Rezistența de intrare a porții când se aplică semnalul U ∫ ¿ ¿ 1

R∫ ¿ =R ∗( β+1 )=1760∗35=61,6 k Ω ¿
1
3

 Rezistența de ieșire a porții când acționează U ieș sau U ieș

0 1

R 1∗R6 530∗1760
β+1 35
R0ieș=R 1ieș= = =15 Ω
R1 530
+R +1760
β +1 6 35

15
5.2.Calcularea parametrilor dinamici

 Timpul propriu de comutare a curentului tranzistorului

1 1
τT= = =0.17 ns
2∗π∗f t 2∗3.14∗900∗106

 Constanta colectorului
τ C =R1∗C 1=530∗11.7=6,2 ns
C2 27
C 1=( n+1 )∗Cc +C p1 + =10+ 1+ =11.7 pFC 2=C s+ C p 2=25+ 2=27 pFC C ≈ 2 pF ;
β+ 1 35
C p 1 ≈ 1 pF ; C p 2 ≈ 2 pF

 Constanta de timp a scăderii tensiunii de ieșire în rezultatul descărcării

capacităţii C2
τ SC =R6∗C2=1760∗27=4.75∗10−8

 Timpul de scădere a tensiunii de ieșire până la pragul de comutare

τ SC∗0,5∗U L 4.75∗10−8∗0.5∗0.9
t SC = = =4.97 ns
|U a|−U ¿ 5−0.7

 Timpul de creștere a tensiunii de ieșire până la pragul de comutare

[ ( U pr −U 0 ) ]
t C =τ C ∗ln −9
=τ C∗ln 2 ≈ 0.7∗τ C =0.7∗6.2∗10 =¿ 4.34 ns ¿
UL

 Timpul de propagare a tranziției din ”starea sus” în ”starea jos”

t 1,0 −9 −9
î , p=2∗τ T + t SC =2∗0.17∗10 + 4.97∗10 =4.97 ns

 Timpul de propagare a tranziției din ”starea jos” în ”starea sus”

t 0,1 −9 −9
î . p=2∗τ T +t C =2∗0.17∗10 + 4.34∗10 =6.34 ns

 Timpul mediu de propagare a tranziției

t t .m =0,5∗( t 0,1 1,0
î . p +t î , p) =0,5∗( 4.97 +6.34 ) =5.65 ns

 Timpul de trecere din starea ”1” în starea ”0”

t 1,0=2∗t SC =2∗4.97=9.9 ns

 Timpul de trecere din starea ”0” în ”1”

16
 t 0,1=2∗t C =2∗4.34=8.6 ns

 Timpul de întârziere a anclanșării circuitului

t 1,0
t ≈ 0,5∗t ∫ ¿ 0,1 −9 −9
+2 ∆ t =0,5∗5∗10 +2∗0.17∗10 =2.84 ns ¿

 Timpul de întârziere a blocării circuitului

t 0,1
t ≈ 0,5∗t ∫ ¿
1,0 −9 −9
+2 ∆ t =0,5∗3.8∗10 +2∗0.17∗10 =2.24 ns¿

 Lucrul de comutare ( factorul de calitate ) a porții

Acom =Pm∗t t .m . =50∗10−3∗5.65∗10−9 =282nJ

6.Schema electrică a circuitului propus

Figura 6. Schema PCB în Proteus

17
 Figura 7.Schema 3D în Proteus

7.Tipologia schemei

Figura 8. Schema electrică a circuitului pe tranzistoare CMOS

18
 A
B

C
Figura 9. Poarta NAND CMOS cu 2 întrări A)Schematic B)Stick diagram C)Layout[1]

A
B
C

Figura 10. Poarta NAND

CMOS cu 3 întrări
A)Schematic B)Stick diagram
C)Layout[1]

8.Concluzie
În urma efectuării proiectului de an am făcut cunoștință cu diverse familii din
sfera circuitelor intregrate în special familia ECL. Pas cu pas m-am familiarizat cu

19
așa termini ca minimizarea funcțiilor folosind diagram Karnaugh, utilizarea
practică a legilor de Morgan și proiectarea unei porți logice, în cazul meu porților
NAND cu 2, 3 și 5 intrări. Datorită aplicației Proteus am putut proiecta, simula și
analiza princiupiul de funcționare a circuitul dat. În urma calculelor efectuate și
rezultatelor obținute pot afirma ca tehnologia ECL este cea mai rapidă , timpul de
propagare ajungând la ordinul de câteva nanosecunde, acest lucru reprezintă un
avantaj mare în electronica digitală. Tot din calculele realizate am constatat ca tipul
dat de circuite are un consum mare de putere fiind factorul principal ce determină
utilizarea pe scară mai redusă a tipului dat de circuite integrate pe piața mondială.

9.Bibliografie
1. https://www.electronics-tutorial.net/Digital-CMOS-Design/CMOS-Layout-
Design/Layout-of-logic-gates/
2. http://cadredidactice.ub.ro/rotardan/files/2012/04/electronica-digitala.pdf
3. https://ocw.cs.pub.ro/courses/cn1/laboratoare/00
4. http://www.islavici.ro/cursuriold/Circuite%20integrate/05%20Familia%20ECL.pdf
5. https://www.creeaza.com/tehnologie/electronica-electricitate/Familia-de-circuite-logice-ECL499.php
6. http://ep.etc.tuiasi.ro/files/CID/porti_logice.pdf

20