Pci Curs

PROIECTAREA CIRCUITELOR INTEGRATE
PROIECTAREA CIRCUITELOR VLSI CMOS
Dan NICULA
Universitatea TRANSILVANIA din Braşov
Departamentul de Electronică şi Calculatoare
E-mail dan.nicula@unitbv.ro
URL www.danNicula.ro
- Versiunea 2014 – 2015 -
Pagina de web a cursului

DanNicula.ro/vlsi
© 2014 DanNicula.ro PROIECTAREA CIRCUITELOR INTEGRATE 2
© 2014 - PROIECTAREA CIRCUITELOR INTEGRATE

DanNicula.ro 1
DanNicula.ro/vlsi bibliografie
www.cmosvlsi.com
Sediul central –
Depozit
Cota III.16846
5 exemplare

DanNicula.ro 2
© 2014 - DanNicula.ro PROIECTAREA CIRCUITELOR INTEGRATE 5
Evaluare
• Examen oral
• 3 Subiecte
• Bibliografie pe sit curs
DanNicula.ro/vlsi

DanNicula.ro 3
Ce înseamnă “VLSI”?
xSI Denumire Dimensiune Realizare
SSI Small Scale Integration < 10 porți porţi şi bistabile
MSI Medium Scale Integration < 100 porți numărătoare, registre, memorii
LSI Large Scale Integration < 10.000 porți procesoare simple
VLSI Very Large Scale Integration < 100.000 porți procesoare complexe
ULSI Ultra Large Scale Integration > 100.000 porți system-on-chip
Temă: Inventatorii circuitului integrat
The History of the Integrated Circuit

http://inventors.about.com/od/istartinventions/a/intergrated_circuit.htm
The Integrated Circuit of Jack Kilby and Robert Noyce

http://history-computer.com/ModernComputer/Basis/IC.html

DanNicula.ro 4
Livrare temă pe email
• FROM: <student>@student.unitbv.ro
• TO: dan.nicula@unitbv.ro
• SUBJ: STUD_PCI - Tema “Inventatorii CI”
• Termen: 1 săptămână (începând de azi)
• Prezentare: PPT atașat
Sugestie: http://www.powershow.com/
Lingoul de siliciu

DanNicula.ro 5
Direcţii de dezvoltare a circuitelor integrate digitale
• Tehnologia – micşorarea
dimensiunii tranzistoarelor
• Calitatea suportului de
Siliciu
– creşterea ariei wafer-ului
– reducerea numărului de
defecte
• Perfecţionarea
circuitelor implementate
– circuite cu mai puţine
tranzistoare pentru aceleaşi funcţii
Cronologia realizărilor în domeniul VLSI
http://www.chipsetc.com/computer-technology-timeline.html

DanNicula.ro 6
Se mai utilizează azi tuburi cu vid?
http://www.youtube.com/watch?v=R-PGMgy5nds&feature=player_detailpage#t=91
CAPITOLE
1 – Introducere
2 – Teoria tranzistorului MOS
3 – Tehnologia CMOS
4 – Memorii
5 – Subsisteme speciale
6 – Metodologia de proiectare
7 – Testare, depanare, verificare

DanNicula.ro 7
CAPITOL 1 – Introducere
1.1. Scurt istoric CMOS

1.2. Tranzistorul MOS
1.3. Logica CMOS
1.4. Fabricare și layout CMOS
1.5. Caracteristici tehnologie CMOS
1.1. Scurt istoric CMOS
• CMOS - Complementary Metal-Oxide-Semiconductor

• Efectul MOS-FET (J. Lilienfeld, 1925, O. Heil 1935)
• Primul calculator MOS: 1965
• Tehnologie nMOS: 1971
• Tehnologie CMOS: putere scăzută

DanNicula.ro 8
Memoria 1101 SRAM și Microprocesorul 4004
Număr de tranzistoare în procesoarele Intel

DanNicula.ro 9
Frecvența de ceas a procesoarelor Intel
Tendințe în domeniul VLSI
Dimension Increase in Metal-Oxide-Semiconductor Memories and Transistors

Hideo Sunami, Hiroshima University, Japan
"Advances in Solid State Circuit Technologies", book edited by Paul K Chu, ISBN 978-953-307-086-5
• Dimensiune litografie CMOS

• Număr de tranzistoare pe chip
pentru DRAM
• Număr de tranzistoare pe chip
pentru microprocesoare
• Număr de biți de memorie pe
chipFlash

DanNicula.ro 10
Evoluția procesului tehnologic
Legea lui Moore
http://www.intel.com/technology/mooreslaw/index.htm

DanNicula.ro 11
Legea lui Moore
1.2. Tranzistorul MOS

DanNicula.ro 12
Tranzistoare MOS – secțiune transversală
Tranzistorul nMOS – definire L și W

DanNicula.ro 13
Tranzistoare MOS: simboluri și modele de comutare
Comparație: Tranzistor MOS – Tranzistor bipolar

DanNicula.ro 14
1.3. Logica CMOS
1.3.1. Inversorul CMOS

– Tabel de adevăr
– Simbol
– Structură inversor CMOS
1.3.2. Porțile logice NAND și NOR

DanNicula.ro 15
1.3.3. Porți logice CMOS – Complementary MOS
Regulă:
Reţeaua pMOS pMOS
de sus este pull-up
network
complementară
faţă de reţeaua inputs
nMOS de jos output
serie → paralel
paralel → serie nMOS
pull-down
network
Comutatoare
serie-paralel

DanNicula.ro 16
Recapitulare: Simboluri porți logice
1.3.4. Porți logice compuse
Y = ( A ⋅ B) + (C ⋅ D )

DanNicula.ro 17
1.3.4. Porți logice compuse
Y = ( A + B + C) ⋅ D
1.3.5. Comutatoare cu tranzistoare MOS
• Comutator n-MOS (“0” tare, “1” slab)

• Comutator p-MOS (“0” slab, “1” tare)

DanNicula.ro 18
De ce tranzistorul nMOS transmite “1 slab”?
VDD
VDD
1.3.6. Poartă de transmisiune
• Transmission Gate, TG [engl.]

• Transmite: “0” tare, “1” tare

DanNicula.ro 19
Buffer neinversor
Poarta AND cu 4 intrări – implementări CMOS

DanNicula.ro 20
1.3.7. Inversorul tri-state
1.3.7. Inversorul tri-state

DanNicula.ro 21
1.3.8. Multiplexor
Y = S ⋅ D1 + S ⋅ D0
Multiplexoare implementate cu porţi de transmisiune

DanNicula.ro 22
1.3.9. Circuite secvențiale - Latch
D CLK Q+
0 0
1 1
X Q
1.3.9. Circuite
secvențiale -
Bistabil D
D CLK Q+
0 0
1 1
X X Q

DanNicula.ro 23
1.4. Fabricare și layout CMOS
1.4.1. Secţiune transversală printr-un inversor CMOS

realizat în proces n-well
1.4.2.
Procesul
tehnologic
CMOS
Măști utilizate
pentru
inversorul
CMOS

DanNicula.ro 24
Procesul
tehnologic
CMOS
Secțiuni
transversale la
procesarea
n-well
Procesul
tehnologic
CMOS
Secțiuni
transversale la
procesarea
polisiliciu și
difuzie N

DanNicula.ro 25
Procesul tehnologic CMOS
Secțiuni transversale la procesarea
difuziei P, contacte și metalizări
1.4.3. Reguli de proiectare layout
Reguli λ, Mead și Conway

DanNicula.ro 26
1.5. Caracteristici tehnologie CMOS (1)
• Amplitudine logică maximă - ieşirea atinge VDD

şi VSS.
• Timpi de creştere şi de cădere de acelaşi ordin de
mărime.
• Memoriile pot fi implementate atât dens cât şi cu
consum redus de putere.
• Porţile de transmisiune transferă bine ambele
nivele logice, permitând utilizarea eficientă a
structurilor de multiplexoare, latch-uri şi bistabile.
1.5. Caracteristici tehnologie CMOS (2)
• Disipaţia de putere este minimă - aproximativ

nulă în regim static.
• Tensiunea de alimentare 1.5 - 15 V. Tensiune
de prag între nivelele logice este un procent din VDD.
• Densitate mare de împachetare - un inversor
necesită numai două tranzistoare.
• Layout-ul încurajează structurile regulate şi
uşor de automatizat.

DanNicula.ro 27
Probleme (1)
1. Proiectaţi structurile de porţi CMOS care

implementează următoarele funcţii:
Z = A⋅ B ⋅ C ⋅ D
Z = ( ( ( A ⋅ B ) + C ) ⋅ D)
Z = A+ B+C+ D
Z = ( A ⋅ B ) + C ⋅ ( A + B)
Z = ( ( A ⋅ B ⋅ C ) + D)
Probleme (2)
2. Implementaţi cu porţi CMOS următoarea funcţie:
Z = A⋅ B ⋅C + A ⋅ B ⋅C + A ⋅ B ⋅C + A⋅ B ⋅C
3. Implementaţi un multiplexor 4:1 în două versiuni:

– Ca cu circuit combinaţional oarecare,
– Cu porţi de transmisiune.

DanNicula.ro 28
Probleme (3)
4. Proiectaţi un latch D care poate fi resetat de un

semnal asincron RESET, independent de starea
semnalului CLK (RESET = 1 → Q = 0).
5. Proiectaţi un bistabil D care poate fi setat de un

semnal asincron, independent de starea semnalului
CLK (SET = 1 → Q = 1).
CAPITOLUL 2 - Teoria tranzistorului MOS
2.1. Introducere
2.2. Caracteristici I(V)
2.3. Efecte secundare
2.4. Modelul de semnal mic
2.5. Inversorul CMOS

DanNicula.ro 29
Temă: Tranzistorul MOS
• Link-uri la articole, demo, animații, filme educative

• Imagini, secțiuni, descrierea funcționării, aplicații
• SUBJ: STUD_PCI - Tema “MOS”
Sugestie: http://www.powershow.com/

DanNicula.ro 30
Recapitulare: Convenţie de notaţii
iDS(t) = IDS + ids(t) = IDS + Ids sin ωt
Recapitulare: Simboluri de tranzistoare MOS

DanNicula.ro 31
2.1. Introducere
Tranzistor MOS = dispozitiv semiconductor în care

conducţia este asigurată de purtători majoritari.
Curentul prin canalul de conducţie dintre sursă şi
drenă este modulat de tensiunea aplicată între
poartă (G) şi sursă (S).
Tranzistor MOS = Robinet pentru curent
How Transistors Work - The MOSFET

http://www.youtube.com/watch?v=QO5FgM7MLGg&feature=BFa&list=PLA7442DB6DDBA3C0D

DanNicula.ro 32
Analogie între un robinet de apă și un tranzistor MOS
Moduri de
operare ale
capacitorului
MOS
a) acumulare
b) golire
c) inversie

DanNicula.ro 33
Temă: Care este diferența?
• Joncţiunea PN a tranzistoarelor bipolare - joncţiunea PN

din stratul de inversie al tranzistoarelor nMOS
• Tranzistor MOS - tranzistor bipolar
• Tranzistor MOS cu canal indus - tranzistor MOS cu canal

inițial
• SUBJ: STUD_PCI - Tema “Diferența”
• Prezentare: Mesaj text, în corpul mesajului email,
maximum 100 cuvinte.

DanNicula.ro 34
nMOS - Regiune de blocare
Lipsă canal
IDS = 0
Vgs = 0 Vgd
+ g +
- -
s d
n+ n+
p-type body
b
nMOS - Regiune liniară
Vgs > Vt
Vgd = Vgs
+ g +
- -
s d
Apare canalul n+ n+ Vds = 0
Apare curent IDS p-type body
Funcţionare b
similară cu a unui Vgs > Vt

Vgs > Vgd > Vt
rezistor liniar +
-
g +
-
s Ids
d
n+ n+
0 < Vds < Vgs-Vt
p-type body
b

DanNicula.ro 35
nMOS - Regiune de saturaţie
Canal se blochează la drenă

IDS independent de VDS
Curentul se saturează
Vgs > Vt
g Vgd < Vt
+ +
- -
s d Ids
n+ n+
Vds > Vgs-Vt
p-type body
b
2.2. Caracteristici I(V) - IDS (VGS)
Depletion Enhancement
(cu golire, cu canal inițial) (cu îmbunătățire)

DanNicula.ro 36
Regiuni de operare ale tranzistorului MOS
• Blocare (sub tensiunea de deschidere)

• Liniară
• Neliniară
• Saturație
Tensiuni poartă-canal

DanNicula.ro 37
Dimensiuni tranzistor MOS
Tensiunea de prag
Tensiune de Vt = Vtmos + V fb
prag MOS ideal Sarcina la
Tensiune de interfaţa oxid-
benzi semiconductor
Qb netede
Vt mos = 2Φ b + Q fc
Cox V fb = Φ MS −
Diferenţa potenţialelor de
Cox
Sarcina de extracţie a electronului din metal
volum ΦM şi semiconductor ΦS.
ΦMS = ΦM - Φs
KT  N A 
Φb = ln 
q  ni 
Potenţial de volum:
diferenţa de potenţial
Qb = 2⋅εSi ⋅ q⋅ NA ⋅ 2⋅Φb
între nivelul Fermi al
semiconductorului dopat
şi al celui intrinsec. ε SiO
Cox = 2
xox Capacitate oxid

DanNicula.ro 38
Tensiunea de prag depinde de:
• Materialul conductor din care este realizată poarta (Al,

PoliSi, Cu)
• Materialul izolator din care este realizată poarta (SiO2)
• Grosimea stratului de oxid (xox)
• Impurităţile de la suprafaţa Si-SiO2
• Tensiunea sursă-substrat
Qb Q fc
Vt = 2Φb + + Φ MS −
Cox Cox
Caracteristici IDS(VDS) – Regiunea liniară
I DS = β (VGS − Vt ) ⋅ VDS Canal uniform
µε  W  Factor de câştig al
β=   tranzistorului MOS
xox  L 
µε
Kp =
xox
Factor de
câştig al
procesului

DanNicula.ro 39
Regiunea neliniară
 2
VDS 
I DS = β (VGS − Vt ) ⋅ VDS − 
Canalul se
 2  îngustează la
• Potenţialul de-a lungul canalului
drenă
nu mai este neglijabil
• Câmpul slăbeşte lângă drenă
Regiunea de saturaţie
I DS =β⋅
(VGS −Vt )
2
Canalul se
2 închide la
drenă
• După saturaţie,
forma şi dimensiunile
canalului se
păstrează
(aproximativ).

DanNicula.ro 40
Caracteristica IDS(VDS)
I DS = 0
I DS = β (VGS − Vt ) ⋅ VDS
 2
VDS 
I DS = β (VGS − Vt ) ⋅VDS − 
 2 
I DS = β ⋅
(VGS −Vt )
2
2
• Purtătorii majoritari sunt acţionaţi de două
câmpuri electrice:
• Eperpendicular – generat de VGS, are ca efect
atragerea purtătorilor în canal
• Eparalel – generat de VDS, are ca efect
punerea în mişcare a purtătorilor în canal
Cum poate fi făcut βn = βp ?
W 
Tranzistorul pMOS mai lat decât cel nMOS β = Kp 
L

DanNicula.ro 41
Caracteristici statice: IDS (VGS), IDS(VDS)
Depletion
(cu canal inițial)
Enhancement
(cu canal indus)
2.3. Efecte secundare - Variaţia mobilităţii purtătorilor
viteza medie de drift a purtatorilor (V) [cm/s]  cm 2 

µ=  
câmp electric (E) [V/cm] V ⋅ s 
N A ↑⇒ µ ↑
T ↑⇒ µ ↑

DanNicula.ro 42
Efectul modulării lungimii canalului
Lef = L − Lshort
ε Si
Lshort = 2 ⋅ [VDS − (VGS − Vt )]
q⋅ NA
W
Lshort ↑⇒ Lef ↓⇒ ↑⇒ β ↑⇒ I DS ↑
L
I DS = β ⋅
(V GS − Vt )
2
⋅ (1 + λ ⋅ V DS )
2
λ - factor de modulare a lungimii

canalului, determinat empiric
0.02 – 0.005 [1/V]
Efectul de substrat
Vt = Vt0 + γ ⋅ [ (2 ⋅ Φ + V b SB ) + 2⋅Φ ]
b
Vt ≈ Vt0 + γ ⋅ VSB

DanNicula.ro 43
Efectul de substrat
Creşterea tensiunii sursă-

substrat Vsb1=0, Vsb2≠0,
determină creşterea tensiunii
de prag Vt2>Vt1.
Temă: Viteză de drift
• Prezentați noțiunea de ”viteză de drift a unei sarcini

electrice într-un conductor”.
http://www.youtube.com/watch?v=KgbqPKZU5IA

DanNicula.ro 44
• SUBJ: STUD_PCI - Tema “Viteza de drift”
• Prezentare: Mesaj text, în corpul mesajului email,
maximum 100 cuvinte.
Modele SPICE ale tranzistoarelor MOS
LEVEL 1 – model construit pe baza relaţiilor IDS(VDS) şi

pe includerea unor efecte secundare.
LEVEL 2 – curent calculat pe baza fizicii dispozitivului.
LEVEL 3 – model semiempiric care se bazează pe

parametrii selectaţi astfel încât să se potrivească
circuitelor reale.

DanNicula.ro 45
Modelul SPICE - Level 1
Parametru Notaţie nMOS pMOS Unităţi Descriere

VTO Vt 0.7
0
0.7 V Tensiune de prag
KP Kp 8 x 10-5 2.5 x 10-5 A/V2 Factor de câştig al procesului
GAMMA γ 0.4 0.5 V1/2 Coeficient de variaţie a tensiunii de
prag datorită polarizării substratului
PHI Φ s = 2 ⋅ Φ b 0.37 0.36 V Potenţial de suprafaţă la inversie
puternică
LAMBDA λ 0.01 0.01 V-1 Coeficient de modulare a lungimii
canalului
TOX xox 2 x 10-8 2 x 10-8 m Grosimea stratului de oxid
NSUB NA 2 x 1016 4 x 1016 cm-3 Concentraţia de impurităţi a
substratului
2.4. Modelul de semnal mic al tranzistorului MOS

Frecvențe joase
G D
vds
gmvgs rds id = g m v gs +
rds
S S
 V2  ∂I DS
I DS = β (VGS − Vt ) ⋅VDS − DS  gm = = β .VDS
 2  ∂VGS VDS
I DS = β ⋅
(VGS −Vt )2 ∂I DS
2 gm = = β .(VDS − Vt )
∂VGS VDS

DanNicula.ro 46
Modelul de semnal mic al tranzistorului MOS
Frecvențe joase
v
id = g m v gs + ds
rds
 V2  1 ∂I DS
I DS = β (VGS − Vt ) ⋅VDS − DS  = = β .[(VGS − Vt ) − VDS ]
 2  rds ∂VDS VGS
1
≈ β .(VGS − Vt )
rds
I DS = β ⋅
(VGS −Vt )2 1 ∂I DS
= =0
2 rds ∂VDS VGS
Modelul de semnal mic al tranzistorului MOS

Frecvențe înalte
G D
gmvgs rds
S S
G D
gmvgs r ds
S S

DanNicula.ro 47
Recapitulare: Semnal mic
Semnal mic = permite modelarea comportamentului

dispozitivelor neliniare prin ecuații liniare.
Amplitudinea
semnalului mic
reprezintă valoarea
maximă a amplitudinii
unui semnal care
păstrează dispozitivul
activ în ipoteza de
funcționare liniară.
Recapitulare: Semnal mic, tranzistor nMOS

DanNicula.ro 48
Recapitulare: Convenţie de notaţii
iDS = IDS + ids = IDS + Ids sin ωt
2.5. Inversorul CMOS
VGSp = Vin – VDD VDSp = Vout – VDD
VGSn = Vin VDSn = Vout

DanNicula.ro 49
Relaţii între tensiuni în
cele 3 moduri de operare ale inversorului CMOS
Tip Blocare Liniară Saturaţie

P VGSp > VTp VGSp < VTp VGSp < VTp
Vin > VTp +VDD Vin < VTp + VDD Vin < VTp +VDD
VDSp > VGSp – VTp VDSp < VGSp - VTp
Vout > VGSp – VTp + VDD
Vout > Vin – VTp Vout < Vin – VTp
N VGSn < VTn VGSn > VTn VGSn > VTn

Vin < VTn Vin > VTn
VDSn < VGSn - VTn VDSn > VGSn – VTn
Caracteristica de transfer ideală a inversorului CMOS
Vout
VDD
Vin
VDD/2

DanNicula.ro 50
Caracteristica de transfer a inversorului CMOS
Moduri de operare ale inversorului CMOS (1)
• Regiunea A
• nMOS – blocat 0 ≤ V ≤ V
in t n
• pMOS – regiune liniară
I DSn = 0 Tip Blocare Liniară Saturaţie

P VGSp > VTpy VGSp < VTp VGSp < VTp
I DSp = − I DSn = 0 Vin > VTp +VDD Vin < VTp + VDD
VDSp > VGSp – VTp
Vin < VTp +VDD
VDSp < VGSp - VTp
Vout = VDD N VGSn < VTn

Vout > Vin – VTp
VGSn > VTn
Vout < Vin – VTp
VGSn > VTn
Vin > VTn Vin > VTn

DanNicula.ro 51
• Regiunea B V
V t ≤ V in ≤ DD
• nMOS – saturaţie n
2
• pMOS – regiune liniară P VGSp > VTpy VGSp < VTp VGSp < VTp
I DSn
(V − V tn )2
= β n ⋅ in
N VGSn < VTn VGSn > VTn
Vin > VTn
VGSn > VTn
Vin > VTn
2 VDSn < VGSn - VTn VDSn > VGSn – VTn
 (V − V DD )2 
= β p  (V in − V DD − V tp )⋅ (V out − V DD ) − out
I DSp 
 2 
( ) (V
V out = V in − V t p + in − Vt p ) − 2 ⋅  V
2
in −
V DD  β
− V t p  ⋅ V DD − n ⋅ V in − V t n
βp
( )2
 2 
• Regiunea B V
V t ≤ V in ≤ DD
• nMOS – saturaţie n
2
• pMOS – regiune liniară

DanNicula.ro 52
• Regiunea C
V
• nMOS – saturaţie V in = DD
2
• pMOS – saturaţie
I DSn = β n ⋅
(Vin − Vtn )2
2
I DSp = − β p ⋅
(Vin − VDD − Vtp )2
2
Vin > VTp +VDD Vin < VTp + VDD Vin < VTp +VDD βn
VDD + Vtp + Vtn ⋅
βp
Vin =
βn
N VGSn < VTn VGSn > VTn VGSn > VTn 1+
Vin > VTn Vin > VTn βp
VDD V
− Vtn < Vout < DD − Vtp
2 2
• Regiunea C
V
• nMOS – saturaţie V in = DD
2

DanNicula.ro 53
• Regiunea D V DD
≤ V in ≤ V DD − V t
• nMOS – regiune liniară 2 p
I DSp = −β p ⋅
(V
in −VDD −Vtp )
2 VDSp > VGSp – VTp

Vout > Vin – VTp
VDSp < VGSp - VTp
Vout < Vin – VTp
2 N VGSn < VTn VGSn > VTn

Vin > VTn
VGSn > VTn
Vin > VTn
 Vout 
2 VDSn < VGSn - VTn VDSn > VGSn – VTn
I DSn = βn (Vin −Vtn ) ⋅Vout − 

 2 
βp
( ) (
Vout = Vin −Vtn − Vin −Vtn − ) 2
βn
(
⋅ Vin −VDD −Vt p
)2
• Regiunea D V DD
≤ V in ≤ V DD − V t
• nMOS – regiune liniară 2 p

DanNicula.ro 54
• Regiunea E VDD − Vt p ≤ Vin

• nMOS – regiune liniară
• pMOS – blocat

I DSp = 0
N VGSn < VTn VGSn > VTn VGSn > VTn
Vin > VTn Vin > VTn

I DSn = − I DSp = 0
Vout = 0
Reg Condiţie pMOS nMOS Ieşire

A 0 ≤ Vin ≤ Vtn liniar blocat Vout = VDD
B V DD liniar saturat Ecuaţia (1)
Vt n ≤ Vin ≤
2
C Vin =
VDD saturat saturat Vout ≠ f (Vin )
2
D VDD
≤ Vin ≤ VDD − Vt p saturat liniar Ecuaţia (2)
2
E VDD − Vt p ≤ Vin blocat liniar Vout = VSS
( ) (V
Vout = Vin − Vt p + in − Vt p ) − 2 ⋅ V
2
in −
VDD  β
− Vt p  ⋅ VDD − n ⋅ Vin − Vtn
βp
( )2
(1)
 2 
βp
( ) (V
Vout = Vin − Vtn − in − Vtn )
2
−
βn
(
⋅ Vin − VDD − Vt p
)
2
(2)

DanNicula.ro 55
2.4.2. Raportul βn/βp
• Pragul de comutare:
βn
V DD + V tp + V tn ⋅
βp
V in =
βn
1+
βp
β (T ) = β0 ⋅α ⋅ T −1.5
Raportul Wn/Wp

DanNicula.ro 56
Marginea de zgomot
CAPITOLUL 3 - Tehnologia CMOS
3.1. Realizarea wafer-ului de siliciu

3.2. Tehnologii CMOS elementare
3.3. Realizarea tranzistoarelor MOS
3.4. Reguli de proiectare a layout-ului
3.5. Îmbunătățiri ale procesului tehnologic CMOS

DanNicula.ro 57
Tehnologia CMOS
• Tehnologia de realizare a dispozitivelor

semiconductoare
• Înţelegerea potenţialului şi a limitărilor tehnologiei
• Fundamentul regulilor geometrice
• Interfaţa inginer proiectant – inginer fabricant
Tehnologia CMOS, pe bază de siliciu
• Siliciu pur (intrinsec) este un material

semiconductor.
• Conductivitatea electrică a Si poate fi variată câteva
ordine de mărime prin introducerea de impurităţi.
• Substanţe dopante: acceptori (tip P), donori (tip N).
• Joncţiune PN: alăturare fizică a două zone de tipuri
diferite.
• Dispozitive semiconductoare: aranjarea unor
joncţiuni în diferite structuri.

DanNicula.ro 58
3.1. Realizarea wafer-ului de siliciu
Realizarea lingoului
de siliciu:
Metoda Czochralski
Metoda Czochralski

DanNicula.ro 59
Realizarea wafer-ului de siliciu
• Diametre: 75mm-300mm
• Temperatura: 1425 ºC
• Atmosferă: He, Ar
• Viteză de avans: 30-180 mm/h
Wafer de siliciu

DanNicula.ro 60
Temă: Tehnologia de realizare a
lingoului și wafer-ului de siliciu
Sugestii
• How do they make Silicon Wafers and Computer Chips?
http://www.youtube.com/watch?v=aWVywhzuHnQ
• Silicon Ingots being made at the Jinko Solar facility
http://www.youtube.com/watch?v=v9_G1F8Ctf4
• Silicon Wafer Production
http://www.youtube.com/watch?v=AMgQ1-HdElM
• SUBJ: STUD_PCI - Tema “Lingoul și wafer-ul de
siliciu”

DanNicula.ro 61
Tehnologii CMOS
• n-well
• p-well
• twin-well
• triple-well
• Silicon-On-Insulator (SOI)
3.2. Tehnologii CMOS elementare
• Fotolitografia
• Oxidarea
• Epitaxia
• Depunerea
• Implantarea ionică
• Litografie cu fascicul de electroni

DanNicula.ro 62
Fotolitografia
Difuzia selectivă
Difuzia selectivă = se bazează pe abilitatea materialelor

măştii de a fi barieră pentru materialele dopante:
– Creşterea măștii cu pattern-ul selectiv.
– Expunerea suprafeţei la sursa dopantă.
– Eliminarea măştii.

DanNicula.ro 63
Oxidarea
• Oxidare umedă:
– Proces rapid
– Vapori de apă la temperatura 900-1000 ºC
– Realizarea oxidului de izolare
• Oxidare uscată:
– Proces lent
– Oxigen pur la temperatura 1200 ºC
– Calitate mai bună a oxidului
– Realizarea oxidului de poartă
Straturi de oxid

DanNicula.ro 64
Servicii de oxidare termică
• Grosime start de oxid: 250Å - 3.0um.

• Uniformitate tipică: +/-1%.
• Timp de realizare: 1 - 2 săptămâni
• Dimensiune wafer: 2 – 13 inch
• http://www.imatinc.com
Epitaxia
• Epitaxia = proces tehnologic ce constă în creşterea

unui strat de Si cu o structură unicristalină pe o
suprafaţă de Si unicristalin prin expunerea suprafeţei
Si la o sursă de material dopant (la temperatură
înaltă).

DanNicula.ro 65
Depunerea
• Depunerea = proces tehnologic prin care materialul

dopant se depune prin evaporare pe suprafaţa de Si,
urmată de un ciclu termic necesar pentru conducerea
impurităţilor în volumul de Si.
Implantarea ionică
• Implantarea ionică = expunerea suprafeţei de Si unui tir de atomi dopanţi.

Atomii dopanţi traversează suprafaţa Si şi pot crea regiuni interne cu
concentraţii diferite. Pentru a evita procesele de difuzie, este necesară
păstrarea unei temperaturi cât mai joase în celelalte zone.

DanNicula.ro 66
Litografie cu fascicul de electroni
• Litografie cu fascicul de electroni – nu necesită

mască, este similară cu imprimanta unui calculator.
– Pattern format direct din datele digitale (nu există imagini
intermediare).
– Modificare rapidă a pattern-urilor.
– Pattern-uri diferite în zone diferite în wafer.
3.3. Realizarea tranzistoarelor MOS
Definire zone well

DanNicula.ro 67
Formarea oxidului de poartă
Realizarea zonelor de poartă și sursă/drenă

DanNicula.ro 68
Alinierea zonelor de poartă și sursă/drenă
• Când se depune siliciu peste oxid de siliciu SiO2 sau alte

suprafețe fără formă unică de cristalizare se realizează siliciu
policristalin (polisiliciu, poly).
• Polisiliciul nedopat are rezistivitate mare. Rezistivitatea poate
fi redusă prin implantare cu materiale dopante.
• Poarta servește drept mască pentru doparea prin care se
realizează zonele de sursă și de drenă. În acest mod,
simultan cu alinierea precisă a sursei şi drenei pe o parte şi
cealaltă a porţii, se obţine doparea polisiliciului de poartă şi
transformarea acestuia într-un bun conductor.
• Procesul se numeşte “proces de auto-aliniere a porţii de
polisiliciu”.
LDD, difuzie adâncă, planerizare

DanNicula.ro 69
Metalizare
Contactul metal-semiconductor
• Metal – semiconductor de tip N (contact redresor)
 qV A

I A = I 0  e − 1
KT
 
• Metal – semiconductor de tip P (contact ohmic)
VA
IA =
RSC
© 2014. DanNicula.ro PROIECTAREA CIRCUITELOR INTEGRATE 140

DanNicula.ro 70
Efectul de “latch-up”
• Efect parazit care determină apariţia unei stări de

scurt-circuit între VDD şi GND.
• Efectul conduce la distrugerea circuitului sau cel puţin
la necesitatea de a opri sistemul.
Eliminare efect de “latch-up”

• Eliminarea efectului
– Reducerea valorilor rezistenţelor
– Reducerea ß
• Tehnici de layout
– Fiecare well să aibă contact de substrat
– Fiecare contact de substrat să fie conectat prin metal direct la un pad
de alimentare (fără polisiliciu)
– Plasarea contactelor de substrat cât mai aproape de sursa
tranzistoarelor
• Structuri I/O
– Separare fizică a tranzistoarelor nMOS şi pMOS
– Inele de gardă
• p+ în jurul nMOS conectate la GND
• n+ în jurul pMOS conectate la VDD

DanNicula.ro 71
Inele de gardă
3.4. Reguli de proiectare layout
• Prescripţii pentru realizarea măştilor utilizate la

fabricarea cirucite integrate.
• Compromis performanţă-randament.
• NU reprezintă graniţa între fabricarea corectă şi
incorectă.
• Geometria măştilor.
• Interacţiunea dintre straturi.
• Unitate elementară: lățimea minimă a unei suprafețe
– Reguli de proiectare scalabile: parametrul lambda λ
– Dimensiune absolute: reguli micronice

DanNicula.ro 72
Reguli de desenare - proces CMOS
Reguli de desenare – proces CMOS (color)

DanNicula.ro 73
Reguli de proiectare n-well CMOS

DanNicula.ro 74
Reguli de proiectare layout CMOS
Referință web:
Vendor-independent, scalable rules (MOSIS SCMOS Rules)
Design Rules
MOSIS Scalable CMOS (SCMOS)

(Revision 8.00)
Updated: May 11, 2009
http://www.mosis.com/files/scmos/scmos.pdf
Stick diagram

DanNicula.ro 75
Stick diagram – convenție
Stick diagram – inversor

DanNicula.ro 76
Stick diagram – NAND cu 2 intrări
Inversorul CMOS - layout

DanNicula.ro 77
Layout simbolic
pentru inversor
A: Tranziţie directă de la schemă
B: Layout cu tranzistoare orizontale
C: Layout care permite existenţa
liniilor metalice orizontale pe la
mijlocul celulei
D: Layout care permite existenţa
liniilor metalice orizontale
deasupra şi dedesuptul celulei
Layout simbolic
pentru inversor
A, B: Conectare cu metal2
C, D: Conectare cu metal3

DanNicula.ro 78
Layout simbolic
pentru inversor
A: Dimensiune mare
B: Mai multe inversoare în
paralel
C: “Tranzistor circular”
3.6.2. Layout simbolic pentru poarta NAND

B: Layout cu tranzistoare orizontale

DanNicula.ro 79
3.6.2. Layout simbolic pentru poarta NAND
Layout simbolic pentru poarta NOR
B: Layout cu suprafaţă de drenă mai mică (conectată la ieşire)


DanNicula.ro 80
Format de descriere a layout-ului
• GDS II - Graphic Database System

• Straturi codificate cu cifre
• Tape-out
3.5. Îmbunătăţiri ale procesului tehnologic CMOS
• Interconectări
• Elemente de circuit
– Capacitoare
– Rezistoare
– Inductoare
– Tranzistoare bipolare
– Memorie Flash

DanNicula.ro 81
Interconectări
Capacitoare

DanNicula.ro 82
Rezistoare
• PoliSi rămas nedopat

• Suprafeţe NiCr ajustate cu fascicul laser
– (LWT – Laser Wafer Trimming)
Inductoare

DanNicula.ro 83
Tranzistor bipolar
Memoria Flash

DanNicula.ro 84
Memoria Flash
Temă:
Tehnologia de realizare a memoriilor dinamice
• Celula DRAM
• Tipuri de memorii DRAM

DanNicula.ro 85
• SUBJ: STUD_PCI - Tema “Tehnologia DRAM”
CAPITOLUL 4 - Memorii
4.1. Introducere
4.2. SRAM
4.3. DRAM
4.4. ROM

DanNicula.ro 86
4.1. Introducere – Categorii de memorii
4.1. Introducere – Clasificări
• ROM = Read Only Memory

• RAM = Random Acces Memory (Read/Write Memory)
• Volatile
• Nevolatile
• Statice
• Dinamice

DanNicula.ro 87
Memorii nevolatile accesibile doar pentru citire
• Mask ROM – programabilă la fabricație (hardwired)

• Programmable ROM (PROM) – programabilă o
singură dată de către utilizator (fuzible arse la
tensiuni mai mari decât cele de utilizare normală)
• Erasable PROM (EPROM) – informația este stocată
ca sarcină electrică, posibil de șters cu raze ultra-
violete
• Electrical Erasable PROM (EEPROM) = posibil de
șters în circuit
• Flash = variantă de EEPROM cu posibilitate de
ștergere la nivel de bloc
Arhitectura matricii de memorie

DanNicula.ro 88
4.2. SRAM – Static RAM
• Informația este stocată în interiorul structurii de

circuit (buclă).
• Suprafața celulei de memorie mai mică decât a unui
bistabil.
• Pentru realizare în tehnologie CMOS nu sunt
necesare etape suplimentare.
12T SRAM Cell
bit
write
write_b
read
read_b

DanNicula.ro 89
6T SRAM Cell
Layout SRAM
GND BIT BIT_B GND
VDD
WORD
Cell boundary

DanNicula.ro 90
4.3. DRAM – Dynamic RAM
• Informația este stocată sub forma de sarcină

electrică într-un capacitor.
• Necesită reîmprospătarea (engl. refresh) informației
datorită curenților reziduali prin capacitor.
• Cea mai mică suprafață a celulei de memorie, mult
mai mică decât a celulei SRAM.
1T DRAM Cell

DanNicula.ro 91
Trench Capacitor – DRAM Cell
4.4. ROM – Read-Only Memory

DanNicula.ro 92
Celula de memorie Flash
CAPITOLUL 5 - Subsisteme speciale
5.1. Capsule
5.2. Semnalul de ceas
5.3. Circuite I/O

DanNicula.ro 93
5.1. Capsule
5.1. Capsule

DanNicula.ro 94
ASIC
Application Specific Integrated Circuit
© 2014. DanNicula.ro PROIECTAREA CIRCUITELOR INTEGRATE 189
5.2. Semnalul de ceas
• Ceas logic
• Ceas fizic
• Skew – defazaj al semnalului de ceas datorită

propagării în spațiu (între două puncte ale circuitului).
• Jitter – defazaj al semnalului de ceas datorită
propagării în timp (modificări rapide ale mediului,
tensiune de alimentare, zgomot).
• Drift – defazaj al semnalului de ceas datorită
modificărilor lente ale mediului (temperatură).

DanNicula.ro 95
Parametrii asociaţi semnalului de ceas
Temă: Starea de metastabilitate a bistabilelor.
- stabil - - bistabil -
- metastabil - - indiferent - - instabil -

DanNicula.ro 96
• SUBJ: STUD_PCI - Tema “Metastabilitate”
Setup, hold, skew

DanNicula.ro 97
Arhitectura sistemului de ceas
• Modulul generator de ceas – primește un semnal de ceas
extern și produce un semnal de ceas global, pe baza PLL sau
DLL.
• Distribuția de ceas – rețea de propagare a ceasului spre
elementele de comutare care asigură un defazaj (skew) minim.
• Condiționarea locală a ceasului – primește ceasul global și
produce ceasurile fizice necesare comutării circuitelor.
Modulul generator de ceas

DanNicula.ro 98
PLL - DLL
• PLL – Phase Lock Loop – utilizează un oscilator (circuit
analogic) pentru a crea un nou ceas. Permite multiplicarea
frecvenței de ceas.
• DLL – Digital Delay Loop – utilizează o linie de întârziere
variabilă care întârzie ceasul de intrare.
Sincronizarea ceasurilor cu PLL
• Sincronizarea unui semnal de ceas intern cu un

semnal de ceas primit din exterior

DanNicula.ro 99
Sincronizarea ceasurilor cu PLL
• Frecvenţa ceasului intern mai mare decât frecvenţa

ceasului extern.
Distribuţia semnalului de ceas
• Grilă/rețea
• Arbore H
• Coloană vertebrală (spine)
• Ad-hoc
• Hibrid

DanNicula.ro 100
Condiționarea locală a ceasului
5.3. Circuite I/O
• VDD și GND
• Intrări
• Ieșiri
• Bidirecționale
• Analogice

DanNicula.ro 101
Pad-uri pentru VDD și GND
• Suprafețe metalice care conectează capsula la

rețeaua de disribuție a alimentării de pe chip.
• Cele mai multe chip-uri performante alocă aproape
jumătate de pini pentru alimentare.
• Multe chip-uri utilizează alimentări separate pentru
circuitele de intrare-ieșire și pentru circuitele logice.
Pad-uri de ieșire
• Curent de ieșire suficient de mare pentru comanda

circuitelor de sarcină (fan-out, rise time, fall time).
• Eliminare efect de latch-up.
• Adaptare caracteristică de curent continuu DC.

DanNicula.ro 102
Inele de gardă
Pad-uri de intrare
• Protecție electrostatică.
• Intrare trigger-Schmitt.
• Circuite de protecţie la supratensiuni.

DanNicula.ro 103
Pad-uri bidirecţionale
CAPITOLUL 6 – Metodologia de proiectare
6.1. Introducere
6.2. Strategii de proiectare structurată
6.3. Metode de proiectare
6.4. Metodologii de proiectare
6.5. Aspecte economice ale proiectării
6.6. Foaia de catalog și documentația

DanNicula.ro 104
6.1. Introducere: Diagrama Y – Gajski-Kuhn
• Domenii de descriere
– comportamental
• secvenţial
• concurent
– structural
• familia logică
• distribuţie ceas
– fizic
• chip-uri
• plăci
• Nivele de abstractizare
– arhitectural/funcţional
– RTL
– porţi logice, circuit/tranzistor
6.2. Strategii de proiectare structurată
• Metrici pentru evaluarea performanţelor unui proiect

– performanţa în funcţionare: viteză, consum, funcţie,
flexibilitate
– dimensiunea/costul chip-ului (die de siliciu)
– timpul de proiectare (costul proiectării și planificarea)
– ușurința verificării și testabilitatea (costul proiectării și
planificarea)

DanNicula.ro 105
Strategii de proiectare structurată
• Ierarhia – împărţirea unui modul în submodule până

când complexitatea poate fi stăpânită în detaliu
(“divide-et-impera”). Componente virtuale. Module IP.
• Regularitatea – divizarea în module care să satisfacă
aceleaşi reguli, refolosirea modulelor, bus-uri
standard.
• Modularitatea – submodulele să aibă funcţii şi
interfeţe bine definite. System-On-Chip (SoC).
• Localitatea – mascarea aspectelor interne modulelor.
Sumar: proiectare structurată
Software Hardware
Ierarhie Subrutine, biblioteci Module
Regularitate Iteraţii, refolosire cod, CD-CC, refolosire module,

proceduri OO celule standard, matrici
regulate
Modularitate Interfeţe de proceduri Interfeţe de module bine
bine definite definite
Localitate Vizibilitate locală, fără Conexiuni interioare
variabile globale modulelor şi ieşiri prin
registre

DanNicula.ro 106
6.3. Metode de proiectare
Microprocesoare/Microcontrollere/DSP
Circuite cu logică programabile (PLD/FPGA)
Celule standard (Standard cell Design, Semi-custom
Design)
Proiectare la nivel de layout (Full-custom Design)
System on a Chip (SoC)
Sumar: Comparație metode de proiectare

DanNicula.ro 107
6.4. Metodologii de proiectare
Set de proceduri care
permit proiectanților
derularea activităților
de realizare a
circuitului integrat
pornind cu
specificațiile și
terminând cu
realizarea fizică fără
erori.
Sinteza comportamentală (ASIC Design Flow)
• RTL = Register Transfer Level (model HDL la un

nivel de detaliere care permite sintetizatoarelor
deducerea resurselor hardware).
• Intrări
– Cod RTL
– Constrângeri
– Biblioteca de componente, specifice tehnologiei.
• Ieșiri
– Netlist
– Informații legate de timp

DanNicula.ro 108
Metodologie sinteză comportamentală RTL
RTL = Model HDL care specifică:
• Controlul, cu specificaţii if-then-else sau case

• Iteraţii
• Ierarhie
• Dimensiunea datelor (în biţi)
• Operaţii secvenţiale sau paralele
• Registre şi alocarea acestora
• Operaţii aritmetice şi logice

DanNicula.ro 109
Proiectarea și verificarea logică
• Proiectarea se porneşte de la specificații prin

realizarea unui model HDL (Verilog sau VHDL) utilizat
atât pentru simulare cât și pentru sinteză.
• Simulatoare
– Ncsim – Cadence
– VCS – Synopsys
– ModelSim – Mentor Graphics
Sinteza RTL
• Pe baza modelului RTL se generează un netlist cu

primitive din biblioteca de componente asociată
tehnologiei alese.
• Sintetizatoare
– Design Compiler – Synopsys
– RTL Compiler – Cadence

DanNicula.ro 110
Verificarea funcțională și formală
• Compararea echivalenței logice a două descrieri.

• Verificare formală
– Formality – Synopsys
– Conformal – Cadence
Analiză statică de timp - STA
• Static Timing Analysis – STA = determinarea

timpilor de propagare a semnalelor pe toate căile de
propagare prin considerarea timpilor de propagare
prin componente și prin căile de interconectare.
• Necesită experiență pentru eliminarea căilor false
(false path).
• STA
– PrimeTime – Synopsys
– ETS – Cadence

DanNicula.ro 111
Inserare logică de test
• Automatic Test Pattern Generator – ATPG =

determinarea timpilor de propagare a semnalelor pe
toate căile de propagare prin considerarea timpilor de
propagare prin componente și prin căile de
interconectare.
• Built-In Self-Test - BIST = modificarea registrelor
pentru inserarea de puncte de test.
• Design for test:
– DFT Max/Tetramax – Synopsys
Exemplu: Inserare de registre pentru testare - BIST

DanNicula.ro 112
Analiză de putere disipată
• Analiză efectuată pe un set de stimuli de test, pe un

simulator prin evaluarea capacității comutate la
fiecare tranzacție.
• Power Analysis:
– PrimePower, Powermill – Synopsys
Generarea automată de layout – sinteză fizică
• Transformarea
netlist-ului
abstract într-o
reprezentare
fizică prin
plasarea și
rutarea
componentelor
primitive pe
layout-ul
circuitului
integrat.

DanNicula.ro 113
Formate de date utilizate în etapa de back-end
• Design Exchange Format = DEF

• Library Exchange Format = LEF
• Extended Standard Parasitic Format = ESPF
• Standard Parasitic Exchange Format = SPEF
• Simulation Program with Integrated Circuit Emphasis
= SPICE
Etape în etapa de back-end
• Plasare (Placing)
• Floorplan (Floorplanning)
• Rutare (Routing)
– Globală (Global Rounting)
– Detaliată (Detailed Routing)
• Extragere parametrii paraziți (Parasitic Extraction)
• Analiza de timp (Timing Analysis)
• Rutarea semnalului de ceas (Clock Rounting)
• Analiza de putere (Power Analysis)

DanNicula.ro 114
Layout al unui chip realizat cu celule standard
Comparație FPGA - ASIC
Field Application
Programmable Specific
Gate Integrated
Array Circuit

DanNicula.ro 115
Comparație FPGA - ASIC
Ctotal Cost de
S total = producţie a
1− m unui CI
Preţ de
vânzare Profitul
(Selling price) planificat
(margin)
C total = NRE + C rep + C fix
NRE = Non Recurring Engineering (costuri plătite o

singură dată, costul cu proiectarea şi prototipul)
Crep = Cheltuieli repetitive (la fiecare IC)
Cfix = Cheltuieli fixe

DanNicula.ro 116
NRE = Etotal + P total Etotal = costul cu inginerii proiectanţi

Ptotal = costul cu prototipul
C rep = C proces + C capsula + C test
W
C proces = W = costul wafer-ului
N ⋅ YW ⋅ Y PA
N = număr de circuite pe wafer
YW = Randament wafer
YPA = Randament încapsulare
Planificarea proiectării

DanNicula.ro 117
6.6. Foaia de catalog și documentația
• Foaia de catalog
– Sumarul
• numele, indicativul
• scurtă descriere
• lista de caracteristici
• schema bloc
– Descrierea pinilor
• Numele, tipul şi descrierea pinilor
– Descrierea modului de funcţionare
– Specificaţii DC
– Specificaţii AC
– Schema capsulei
• Manualul principiilor de operare
• Manualul de Utilizare
Exemple de foi de catalog

WWW
http://www.micron.com
http://www.ti.com
http://www.nxp.com

DanNicula.ro 118
CAPITOLUL 7 – Testare, depanare, verificare
7.1. Introducere
7.2. Teste funcţionale și logice
7.3. Teste de depanare
7.4. Teste de producție
7.5. Proiectarea pentru testabilitate
7.6. Boundary-scan
7.1. Introducere în testare, depanare, verificare
• “Dacă nu testaţi, nu va funcţiona.

Garantat.”
• “Testarea poate pune în evidenţa
defectele, nu absenţa acestora.”
• Cele mai multe chip-uri greşite
iniţial au eşuat din vina
proiectantului.
• Chip-ul se comportă conform
simulărilor dar funcţia proiectată
nu este cea aşteptată de restul
sistemului.

DanNicula.ro 119
Testare! Testare! Testare!
• Testarea este una din cele mai scumpe etape de

proiectare a unui chip
– Verificarea logică reprezintă uneori mai mult de 50% din efortul de
proiectare
– Depanarea prototipului poate avea enorme implicații relativ cu costul
final
– Livrarea de chip-uri defecte poate falimenta firma
• “Legea lui 10” – costurile eliminării defectelor, în funcție
de etapa în care sunt depistate:
• Wafer $0.01 – $0.10
• Chip $0.1 - $1
• Placă $1 - $10
• Sistem $10 - $100
• Utilizator $100 - $1000
Teste
• Teste funcţionale și logice – simulare înainte de tape-out,

punerea în evidență a corectitudinii implementării (față de
specificații).
• Teste de depanare – post manufacturare, pentru confirmarea

ca chipul funcționeză corect la viteza dorită.
• Teste de producţie – verifică funcționarea înainte de livrare și

posibile defecte de fabricație.

DanNicula.ro 120
7.2. Teste funcţionale și logice
• Cu ce se compară?
Model de referință
(golden model), HDL, C.
• Cum se compară? Model
pentru mediul exterior.
• Când se compară? La
orice modificare automată
a modelului (netlist-ului).
Vectori de test
• Completitudine: setul de vectori să acopere cât mai

multe scenarii
• Cazuri particulare (corner cases): scenarii cu valori
extreme.
• Vectori aleatorii și determiniști
• Măsura calității vectorilor de test: fault coverage

DanNicula.ro 121
Concepte legate de testare logică și funcțională
• Testbench
– Generator de vectori de test = model pentru lumea exterioară modulului de testat
– Permite aplicarea vectorilor de test modulului de testat (preluarea vectorilor din fișiere
externe sau generarea acestora pe baza unor algoritmi).
– Simulare limbaje mixte: Verilog, VHDL, SystemVerilog, SystemC, C.
– Verificare automată prin comparare cu valori așteptate.
• Regression testing
– Scripturi în limbaje de nivel înalt care rulează iterativ seturi largi de teste
– O bună practică: rularea testelor de regresie în fiecare noapte
• Version control
– Software pentru gestiunea versiunilor de cod (CVS)
• Bug Tracking
– Software pentru gestiunea bug-urilor
7.3. Teste de depanare
• “Chip-ul iese bine din prima doar din noroc”

• Cauza cea mai frecventă a defectelor o reprezintă
simularea insuficientă a modelului.
• Greutatea testării este determinată de lipsa accesului
la toate punctele din interior: Probe points
• eBeam = fascicul de electroni cu care se poate
măsura tensiunea într-un puct în interiorul chip-ului
• Focused Ion Beam (FIB) = fascicul cu care se pot
tăia sau reface conexiuni pe chip

DanNicula.ro 122
Reprezentări Shmoo
• Grafic bidimensional
– Tensiune(frecvență) sau
– Frecvență(temperatură)
Verticală = perioada
ceasului [ns]
Orizontală = tensiunea de
alimentare [V]
* indică picarea testului
7.4. Teste de producție
• O particulă de praf pe wafer este suficientă pentru a

distruge un chip
– randament < 100%
– trebuie testate chip-urile înainte de livrare
• Modele de defecte
– stuck-at-1
– stuck-at-0
– short-circuit
– open-circuit

DanNicula.ro 123
Defecte CMOS
“Stuck-at-0” şi “Stuck-at-1”
Defecte CMOS “punţi”

DanNicula.ro 124
Defecte CMOS ce cauzează curent static IDD
Concepte de testare
• Observabilitate = capacitatea de a deduce starea

unui nod interior chip-ului prin acces la pinii externi.
• Controlabilitate = capacitatea de a modifica starea
unui nod interior chip-ului prin acces la pinii externi.
• Testabilitate = Observabilitate + Controlabilitate

DanNicula.ro 125
7.5. Proiectarea pentru testabilitate
• Testarea ad-hoc
• Proiectarea circuitelor pentru testare
• Built-In Self-Test (BIST)
• Testarea IDDQ
• Proiectarea pentru manufacturabilitate
Testarea ad-hoc
• Plan de testare
– partiţionarea circuitelor mari
– inserarea de puncte de test
– multiplexoare
– stare de reset

DanNicula.ro 126
Proiectarea circuitelor pentru testare:
Bistabile cu facilități de Scanare
Testarea IDDQ
• VDD supply current Quiescent
• Avantaj: Măsurătoare externă chip-ului

• Dezavantaj: Tehnica a încetat să fie eficientă odată
cu creşterea curentului de scurgere la tensiuni sub
tensiunea de prag.

DanNicula.ro 127
Testarea cu Boundary-Scan
• IEEE 1149
• JTAG (Joint Test Action Group)
TAP
• Test Access Port

– TCK
– TMS
– TDI
– TDO
– TRST*

DanNicula.ro 128
Arhitectura TAP
Controller TAP

DanNicula.ro 129
CONCLUZII
• Calificări necesare pentru “IC Designer”

• Suport software
• Metodologia de proiectarea a unui circuit integrat
• Ierarhizarea abstractizărilor în proiectarea circuitelor
integrate
Calificări necesare pentru “IC Designer” (1)
• Circuitele FPGA sunt minunate pentru învățare și

deprinderea calificărilor, dar calificarea pentru
proiectarea ASIC necesită muncă mai îndelungată
(absentă la proiectanții cu FPGA).
• Deși tehnologia CMOS este complexă, majoritatea
erorilor de proiectare sunt datorită modelării
funcționale incorecte.
• Orice inginer software poate scrie Verilog (sintaxă
similară cu C) până când aude despre “semnal de
ceas”.

DanNicula.ro 130
Calificări necesare pentru “IC Designer” (2)
• PERL - Practical Extraction and Report Language

(dacă nu ați auzit până acum și vreți să proiectați
vreodată circuite integrate, este cazul să cautați pe
Google cuvântul “PERL”)
• TCL – Tool Command Language (similar cu sugestia
de mai sus)
• Cunoștințe legate de procesul de dezvoltare software
se aplică și la proiectare de circuite integrate (Version
Control, Build Process, Bug Tracking etc.)
• Cunoștințe despre aplicații sunt necesre pentru a fi un
arhitect bun.
Suport software
• EDA - Electronic Design Automation (lumea EDA

este populată de minunați ingineri software care
crează algoritmi complicați și interfețe grafice
inovative dar foarte rar proiectează circuite integrate).
• Nu există un set de programe care să permită
proiectarea completă a unui circuit integrat. Inevitabil,
vor fi necesare scripturi specifice sau programe care
să facă trecerea de la un software la altul.
• Odată cu avansul tehnologic, anumite subiecte (ca
integritatea semnalelor și rețeaua de alimentare) vor
necesita la fel de multă atenție ca și proiectarea
logică.

DanNicula.ro 131
Metodologia de proiectare a
sistemelor digitale integrate
Descriere
Sinteză
Ideea fundamentală a cursului

Implementare
Metodologia de proiectare a
sistemelor digitale integrate

DanNicula.ro 132
Ierarhizarea abstractizărilor în
proiectarea circuitelor integrate (1)

DanNicula.ro 133

DanNicula.ro 134
Metodologia de proiectarea a unui Circuit Integrat
• Front End
– Architecture
– RTL Coding – Register Transfer Level
– Test Bench
– Lint
– CDC checks - Clock Domain Crossing
– Synthesis
– DFT – Design For Testability
– STA – Static Timing Analysis
– Power Estimation
• Back End
– Floorplan
– PowerPlan
– Timing Constraints refinement
– Placement
– Optimization
– Global Routing
– CTS - Clock-Tree Synthesis
– Detailed Routing
– Timing Closure
– Physical Verification
• ECO - Engineering Change Order
PROIECTAREA CIRCUITELOR INTEGRATE

PROIECTAREA CIRCUITELOR VLSI CMOS
Dan NICULA
Universitatea TRANSILVANIA din Braşov
Departamentul de Electronică şi Calculatoare
E-mail dan.nicula@unitbv.ro
URL www.danNicula.ro
- Versiunea 2014 – 2015 -

DanNicula.ro 135

Pci Curs

Încărcat de

Informații document

Titlu original

Drepturi de autor

Formate disponibile

Partajați acest document

Partajați sau inserați document

Opțiuni de partajare

Vi se pare util acest document?

Este necorespunzător acest conținut?

Drepturi de autor:

Formate disponibile

Pci Curs

Încărcat de

Drepturi de autor:

Formate disponibile

PROIECTAREA CIRCUITELOR INTEGRATE

PROIECTAREA CIRCUITELOR VLSI CMOS

- Versiunea 2014 – 2015 -

Pagina de web a cursului

© 2014 DanNicula.ro PROIECTAREA CIRCUITELOR INTEGRATE 2

© 2014 - PROIECTAREA CIRCUITELOR INTEGRATE

© 2014 DanNicula.ro PROIECTAREA CIRCUITELOR INTEGRATE 3

© 2014 - PROIECTAREA CIRCUITELOR INTEGRATE

© 2014 - DanNicula.ro PROIECTAREA CIRCUITELOR INTEGRATE 5

© 2014 - DanNicula.ro PROIECTAREA CIRCUITELOR INTEGRATE 6

© 2014 - PROIECTAREA CIRCUITELOR INTEGRATE

© 2014 - DanNicula.ro PROIECTAREA CIRCUITELOR INTEGRATE 7

Temă: Inventatorii circuitului integrat

The History of the Integrated Circuit

The Integrated Circuit of Jack Kilby and Robert Noyce

© 2014 - DanNicula.ro PROIECTAREA CIRCUITELOR INTEGRATE 8

© 2014 - PROIECTAREA CIRCUITELOR INTEGRATE

© 2014 - DanNicula.ro PROIECTAREA CIRCUITELOR INTEGRATE 9

© 2014 - DanNicula.ro PROIECTAREA CIRCUITELOR INTEGRATE 10

© 2014 - PROIECTAREA CIRCUITELOR INTEGRATE

© 2014 - DanNicula.ro PROIECTAREA CIRCUITELOR INTEGRATE 11

Cronologia realizărilor în domeniul VLSI

© 2014 - DanNicula.ro PROIECTAREA CIRCUITELOR INTEGRATE 12

© 2014 - PROIECTAREA CIRCUITELOR INTEGRATE

© 2014 - DanNicula.ro PROIECTAREA CIRCUITELOR INTEGRATE 13

© 2014 - DanNicula.ro PROIECTAREA CIRCUITELOR INTEGRATE 14

© 2014 - PROIECTAREA CIRCUITELOR INTEGRATE

1.1. Scurt istoric CMOS

© 2014 - DanNicula.ro PROIECTAREA CIRCUITELOR INTEGRATE 15

1.1. Scurt istoric CMOS

• CMOS - Complementary Metal-Oxide-Semiconductor

© 2014 - DanNicula.ro PROIECTAREA CIRCUITELOR INTEGRATE 16

© 2014 - PROIECTAREA CIRCUITELOR INTEGRATE

© 2014 - DanNicula.ro PROIECTAREA CIRCUITELOR INTEGRATE 17

Număr de tranzistoare în procesoarele Intel

© 2014 - DanNicula.ro PROIECTAREA CIRCUITELOR INTEGRATE 18

© 2014 - PROIECTAREA CIRCUITELOR INTEGRATE

© 2014 - DanNicula.ro PROIECTAREA CIRCUITELOR INTEGRATE 19

Tendințe în domeniul VLSI

Dimension Increase in Metal-Oxide-Semiconductor Memories and Transistors

• Dimensiune litografie CMOS

© 2014 - DanNicula.ro PROIECTAREA CIRCUITELOR INTEGRATE 20

© 2014 - PROIECTAREA CIRCUITELOR INTEGRATE

© 2014 - DanNicula.ro PROIECTAREA CIRCUITELOR INTEGRATE 21

Legea lui Moore

© 2014 - DanNicula.ro PROIECTAREA CIRCUITELOR INTEGRATE 22

© 2014 - PROIECTAREA CIRCUITELOR INTEGRATE

© 2014 - DanNicula.ro PROIECTAREA CIRCUITELOR INTEGRATE 23

1.2. Tranzistorul MOS

© 2014 - DanNicula.ro PROIECTAREA CIRCUITELOR INTEGRATE 24

© 2014 - PROIECTAREA CIRCUITELOR INTEGRATE

© 2014 - DanNicula.ro PROIECTAREA CIRCUITELOR INTEGRATE 25

Tranzistorul nMOS – definire L și W

© 2014 - DanNicula.ro PROIECTAREA CIRCUITELOR INTEGRATE 26

© 2014 - PROIECTAREA CIRCUITELOR INTEGRATE

© 2014 - DanNicula.ro PROIECTAREA CIRCUITELOR INTEGRATE 27

Comparație: Tranzistor MOS – Tranzistor bipolar

© 2014 - DanNicula.ro PROIECTAREA CIRCUITELOR INTEGRATE 28

© 2014 - PROIECTAREA CIRCUITELOR INTEGRATE

1.3.1. Inversorul CMOS

© 2014 - DanNicula.ro PROIECTAREA CIRCUITELOR INTEGRATE 29

1.3.2. Porțile logice NAND și NOR

© 2014 - DanNicula.ro PROIECTAREA CIRCUITELOR INTEGRATE 30