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TP n°2
Objectifs
L’objectif de ce travail est d’illustrer la description comportementale en langage VHDL de
machines à états finis, autonomies ou comme séquenceur d’un chemin de données.
I Introduction
On rappelle qu’un automate à état fini (Finite State Machine) constitue un modèle
d’architecture des circuits numériques dans lequel un registre interne mémorise l’état courant
du processus, tandis qu’une logique combinatoire permet de calculer l’état suivant à
appliquer, au front d’horloge s’il s’agit d’un système synchrone, ou sur modification d’une
entrée lorsqu’il s’agit d’un système asynchrone. A cette logique de génération des états
suivants s’ajoute la logique de détermination des sorties. Selon que cette dernière dépend ou
non des entrées, on parle de machine de Mealy ou de machine de Moore. Dans le cas de
circuits mettant en œuvre des traitements numériques plus ou moins complexes, une machine
d’état est souvent utilisée comme description du fonctionnement d’une unité de contrôle du
chemin de données. On parle également de séquenceur. Dans ce TP, on se propose d’illustrer
la description de machines à états sous forme algorithmique.
oe
ready
Contrôleur Mémoire
Microprocesseur
read/write de mémoire
we
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TP VHDL-ELEC 4
TP n°2
B. Dans un second fichier, définissez un testbench et simulez votre circuit en faisant
apparaitre la variable d’état. Commentez.
C. A la suite de la première description, définissez une nouvelle architecture utilisant 1
process pour mémoriser l’état courant sur front d’horloge et un process combinatoire
générateur des sorties et de l’état suivant. Re-simulez avec cette architecture en modifiant la
configuration dans l’architecture de test. Que remarquez vous ?
ready
oe=0
we=0
idle
ready
ready ready
décision oe=0
we=0
read_write
read_write
write read
-2-
TP VHDL-ELEC 4
TP n°2
rst T0/Razd
B L
B
T4/shiftT T1/RazT
S
B
S.Z/ HL
S
HL
T2/L
T3/incT
S. Z
Unité de
contrôle
Z shiftT RazD
IncT RazT
=2047
raz
raz
ld
inc registre D
Compteur T
avec raz Q >>1 E Q
Chemin de
H
données
Travail à réaliser:
-3-