Ministerul Educaţiei, Culturii și Cercetării al Republicii

Moldova
Universitatea Tehnică a Moldovei
Departamentul Informatică și Ingineria Sistemelor

Laborator
nr1
Circuite Integrate

Tema : Studierea porților logice

A elaborat:
st. gr. CR-191 Popov Biatrice-Maria

A verificat:
Conf.univ.,dr. Negură Valentin

Chişinău – 2020
Obiectul de studiu:
Sistem multiprocessor (SMP) cu magistrale şi memorii comune multiple.

Scopul lucrării de laborator:

Sarcina 1.

Sa se analizeze separat in Multisim comportamentul grupului RC in doua modalitati de utilizare(a se

vedea figura data mai jos)pentru 3 valori diferite ale lui R.(500oHm,1k, 2k).

500Ω

1kΩ
2kΩ

Sarcina 2.
Pentru circuitul dat mai jos sa se construiască diagramele de timp pentru Uc, Y1 Y2 ,F, luând-se in
consideratie timpii de intarziere prin poarta. Să se vizualizeze diagramele pentru aceleași Uc, Y1 Y2 ,F și
să se compare cu cele construite manual.Comparați semnalul V2 cu semnalul F și descrieți succint ce s-a
întâmplat cu semnalul V2. La construirea manuală a diagramelor se recomandă să fie utilizate diagramele
din sarcina 1.
Sarcina 3.

Se repetă punctul 2, numai că R3 se schimbă cu locul cu C2. La construirea diagramelor se recomandă

să fie utilizate diagramele din sarcina 1.

Sarcina 4.
Să se constuiască diagramele de timp pentru ieșirile Y 1 și Y2 al circuitului dat în figura de mai jos, unde
sunt aduse diagramele pentru Clk, F,și UC Poarta din circuit este cu colectorul în gol.Timpii de întârziere
să se ia în considerare (luați egali cu delta ).
Concluzii:
In urma realizării lucrării de laborator Nr 1. am facut cunoștință cu porțile logice in
programa MultiSim. Am văzut cum se modifică diagrama semnalului odată cu modificarea
rezistenței rezistorului. Am văzut diferența dintre nivelul de semnal și diagrame odată cu
modificarea rezistorului cu condensatorul.
In urma conectării porților logice am analizat ce tip de semnal pot avea toate tipurile de
porți logice in dependență de valorile oferite la intrare.