LDH

Tema nr. 2

Partea I – Proiectarea şi analiza dinamică în SPICE a circuitului JKFFS

1. Să se dimensioneze tranzistoarele MOS corespunzător tehnologiei date şi să se scrie

netlist-ul SPICE al circuitului. (Netlist-ul se va scrie ierarhic folosind subcircuite).
2. Să se efectueze analiza tranzitorie a circuitului pentru a pune în evidenţă funcţionarea sa.
La fiecare ieşire a circuitului se va considera cîte o capacitate de sarcină. Valorile pentru
tensiunea de alimentare VDD, timpii de tranziţie TR ai formelor de undă de la intrări şi,
respectiv, capacităţile de sarcină CL se vor adopta în funcţie de tehnologia impusă
conform tabelului următor:
Tehnologie
0.13 μm 0.18μm 0.25μm 0.35μm 0.50μm
CMOS
VDD 1.2V 1.8V 2.5V 3.3V 5V
TR 0.1ns 0.15ns 0.2ns 0.3ns 0.4n
CL 0.06pF 0.07pF 0.08pF 0.09pF 0.1pF

3. Determinaţi prin simulare parametrică şi folosind funcţii ţintă în Probe dependenţa

timpilor de propagare a circuitului (de la intrarea de clock la ieşiri) în funcţie de
capacitatea de sarcină (CL), respectiv în funcţie de timpul de tranziţie (TR) al formei de
undă al intrării de clock. În ambele analize parametrice variaţia parametrilor se va face în
intervalul (0.5 ... 1.5)* val. adoptată conform tehnologiei. Determinaţi şi notaţi pe
graficele obţinute valorile întârzierilor de propagare corespunzătoare valorilor adoptate
pentru CL şi TR.
Considerând că dependenţa timpilor de propagare în funcţie de CL este de forma:
tptotal = tpintrinsec + Kload*CL
determinaţi pe baza graficelor obţinute valorile pentru tpintrinsec şi Kload şi completaţi un tabel
de felul următor (tpintrinsec corespunde valorii CL=0pF):

tpLH tpHL
Descriere
tpLHintrinsec Kload tpHLintrinsec Kload
CK → Q
CK → QN

4. Determinaţi prin simulare parametrii de constrângere SETUP_TIME, HOLD_TIME şi

durata minimă a pulsului MINPW pentru pinii de intrare specificaţi în tabelul următor:

Durata interval
Pin intrare Parametru constrângere
[ns]
SETUP_TIME_LH → CK
SETUP_TIME_HL → CK
K
HOLD_TIME_LH → CK
HOLD_TIME_HL → CK
MINPW_HIGH
CK
MINPW_LOW

1
 LDH

Pentru simulările efectuate la fiecare din punctele 2, 3 şi 4 se vor prezenta schema de test,
fişierul SPICE (.cir) şi formele de undă sau caracteristicile reprezentative pe baza cărora s-au
determinat parametrii ceruţi în tabele.
Mai jos sunt prezentate descrierea, schema bloc şi tabelul de funcţionare al circuitului.

Partea II – VHDL – Verilog

A. i) Să se implementeze în VHDL un model comportamental pentru circuitul proiectat

şi analizat dinamic în Partea I. În cadrul modelului se vor defini si utiliza constante generice
pentru parametrii dinamici determinaţi prin simulare (timpi de propagare clock→ieşire,
setup_time şi hold_time).
ii) Să se implementeze o entitate de test şi să se simuleze modelul de la punctul i)

B. Să se rezolve aceleaşi cerinţe de la pct. A în limbajul Verilog.

2
 LDH

C. Denumirea circuitului: Circuit de selecţie şi comandă a unui sistem de două lifturi

Descriere circuit:
Circuitul selectează şi comandă un sistem de două lifturi, A şi B, dintr-o clădire cu 8
nivele (parter + 7 etaje) în urma unei cereri de chemare.
La fiecare etaj există un singur buton pentru chemarea unuia din cele două lifturi.
Când la un anumit etaj s-a apăsat butonul de chemare a liftului, circuitul va determina şi va
selecta liftul situat cel mai aproape de locul chemării şi, totodată, va transmite acestuia
sensul şi numărul de nivele pe care trebuie să le parcurgă până la locul chemării. Dacă
lifturile se află la aceeaşi distanţă faţă de locul chemării, atunci va fi selectat liftul A.
Pentru simplitate se va presupune că întotdeauna când este apăsat un buton de
chemare, lifturile staţionează.
Pentru circuit se vor considera următoarele porturi:

Denumire Mod Semnificaţie

R[0:7] intrare Semnal pe 8 biţi corespunzător butoanelor de la fiecare etaj
pentru chemarea unui lift. Exemplu: când R(5) ia valoarea ‘1’ se
consideră că la etajul 5 s-a apăsat butonul pentru chemarea unui
lift.
PLA[2:0] intrare Semnal pe 3 biţi care indică valoarea în binar a poziţiei (etajului)
unde este situat liftul A. Exemplu: dacă PLA=”010”, liftul A este
la etajul 2.
PLB[2:0] intrare Semnal pe 3 biţi care indică valoarea în binar a poziţiei liftului B.
SELA ieşire Port pentru selecţia liftului A. Dacă SELA=’1’, liftul A este
selectat pentru a se deplasa la locul chemării.
SELB ieşire Port pentru selecţia liftului B. Similar ca SELA.
SENS ieşire Port care indică sensul în care trebuie să se deplaseze liftul
selectat: ‘1’ – urcare; ‘0’ – coborâre.
DIST[2:0] ieşire Port care indică în binar numărul de nivele pe care trebuie să le
parcurgă liftul selectat până la locul chemării.

Cerinţe:
i) Să se realizeze un model comportamental în VHDL a circuitului.
ii) Să se implementeze un testbench pentru verificarea modelului circuitului. În
cadrul simulării se vor aplica tranziţii la intrări astfel încât să se testeze răspunsul
circuitului pentru câteva din situaţiile posibile.