Hapaina Alexandru-Liviu

445B

Tema laborator 2 SRC

Pasii urmati la realizarea proiectului sunt:

1)Ca un prim pas selectam locatia acestuia cat si numele lui

2)Se va selecta RLT Project

3)Pasul 3 este acela ca in add sources se selecteaza Verilog pentru

target language si Simulator language

4)In default part selectam circuitul dorit,iar la final apasam Finish

Dupa creare proiectului adaugam surse la proiect urmand pasii

urmatori:

1)Apasam click dreapta pentru Design sources,dupa Add Sources,unde

definim modulul si specificam porturile de intrare/iesire.

2)La constrait adaugam fisierul de constrangere a pinilor si se aplica

analiza RTL.

3)Se introduce fisierul testbench la simulation sources si se fac setarile

pentru simulare unde setam simulation run time la 200ns,iar dupa
aceea dam drumul la simulare.

4)pentru a se vedea intreaga forma de unde se apasa butonul Zoom Fit

 Urmatorul pas este procesul de sinteza. Apasam pe Run Synthesis din
fereastra Flow Navigator sub SYNTHESIS si se selecteaza tab-ul Project
Summary.

Dupa care se face implementarea designului. Click Run Implementation

sub Implementation din fereastra Flow Navigator si se observa designul
implementat.

La final se face Timing Simulation. Flow Navigator -> Simulation -> Run
Simulation -> Run Post-Implementation Timing Simulation. Timing
Simulation se poate rula doar dupa ce am rulat cu success Synthesis si
Implementation.