Documente Academic
Documente Profesional
Documente Cultură
2µm
A. Herrera-Favela y F. Sandoval-Ibarra
aherrera@gdl.cinvestav.mx sandoval@cts-design.com
RESUMEN
En este documento se presenta un modelado matemático del transitor MOS. El propósito es proporcionar, a todo estudiante
que incursiona al diseño de sistemas analógicos, una aproximación que le permita con su diseño a-mano reproducir -en
buena medida- los resultados que se obtienen de programas de simulación de circuitos de propósito general, como Spice. Se
proporcionan resultados comparativos que permiten observar la utilidad de los modelos propuestos. Este modelado,
extensivo a otras tecnologías, corresponde a un proceso de fabricación de circuitos integrados CMOS, 1.2µm, pozo N, dos
niveles de poly y dos metales.
SUMMARY
In this paper a MOS transistor mathematical model is presented. The goal is to provide, to undergraduate students, an
approximation that allows him/her to calculate -by hand analysis- results as similar as Spice provides. Comparative results
that shown the usefulness of the proposed model are given. The proposed model, which can be matched to other
technologies, is focused to a CMOS technology, 1.2µm, N-well, two metal levels and two polysilicon layers.
MODELADO SIMPLE DEL TRANSISTOR MOS PARA TECNOLOGIA 1.2µm
A. Herrera-Favela y F. Sandoval-Ibarra
aherrera@gdl.cinvestav.mx sandoval@cts-design.com
Siguiendo un procedimiento análogo al descrito, el modelo A manera de comparación, usando (1) la razón geométrica
propuesto para un transistor PMOS está dado por que se obtiene es W/L= 1.63. Luego, si L=1.8µm el valor
de W es 2.93µm. Tal dimensión no puede ser fabricada
debido a que ese valor no es múltiplo de λ'. Para una Por lo anterior, el propósito es proporcionar, a todo
tecnología 1.2µm, λ'=0.6µm, y el valor de W deberá ser estudiante que incursiona al diseño de sistemas analógicos,
5λ' (3.0µm). Para W=3.0µm la simulación proporciona una aproximación que le permita con su diseño a-mano
una coriente de 11.6µ A, siendo ésta diferente del valor reproducir -en buena medida- los resultados que se
requerido. obtienen de programas de simulación de circuitos de
Cabe señalar, que en el proceso de diseño es importante propósito general. Este modelado, extensivo a otras
considerar diversas no-idealidades que pueden afectar el tecnologías, corresponde a un proceso de fabricación
desempeño del circuito bajo análisis. Algunas de ellas se CMOS, 1.2µm, pozo N, dos niveles de poly y dos metales.
refieren a los efectos no deseados que introducen los PADs
de salida [3] y aquellos debidos al encapsulado y en Agradecimientos
general al denominado set-up [4]. Sin embargo, si bien es Uno de los autores (A. Herrera-Favela) agradece el apoyo
cierto que en el diseño del espejo simple no se consideran económico otorgado por CONACyT-México. Esta
tales efectos, también es cierto que el propósito inicial de investigación se realizó con financiamiento del
este documento es proporcionar un modelo simple que CONACyT-Mexico (convenio 38951-A).
permita al estudiante dimensionar y obtener resultados
similares, del punto de polarización, a los proporcionados Referencias
por Spice.
[1] Daniel Foty, Re-generalizing the MOS transistor for
5. CONCLUSIONES improved analog design and extension to nanotechnology:
New rules for a new century, Proc. of the 4th Electronic
Considerando que los algorítmos que se incorporan en Circuits and Systems Conference, pp. 87-96, September
programas de simulación de circuitos de propósitos 11-12, 2003, Bratislava, Slovakia
general, como Spice, no siempre están al alcance del [2] Phillip E. Allen and Douglas R. Holberg, CMOS
diseñador y porque los modelos que el simulador aplica a Analog Circuit Design, Oxford University Press, New
cada transistor depende de su geometría, en este artículo se York, 2002
presenta un modelado matemático para el transitor MOS. [3] J.B. Cob-Sulub, Diseño de PADs analógicos: Una
Este último se denomina transistor patrón y, se Revisión, Aceptado para su presentación en el X Workshop
recomienda, usarlo para realizar todo circuito de mayor Iberchip, Marzo 10-12, 2004, Cartagena, Colombia
complejidad. En consecuencia, todo diseño cuyos [4] R. Rodríguez-Calderón and F. Sandoval-Ibarra,
transistores resulten de gran geometría, estarán formados Explaining the Unexpected Performance of a Switched-
por la conexión en paralelo de tantos transistores como Current Σ∆ Modulator, Proc. of the 4th Electronic Circuits
sean necesarios. Del punto de vista del simulador, éste and Systems Conference ECS'03, pp. 127-130, September
usará únicamente los algorítmos asociados al transistor 11-12, 2003, Bratislava, Slovakia
patrón.