Flip flop

Generalidades y definicin de un flip-flop Para el funcionamiento de la mayor parte de los circuitos lgicos es esencial la posibilidad de conservar inalterado por intervalos finitos de tiempo el estado lgico de sus salidas. Para este fin se realizan particulares circuitos que son llamados MEMORIAS o "FLIP-FLOP". Ms precisamente, se llama FLIP-FLOP (abreviado f.f) un dispositivo caracterizado por el siguiente modo de funcionamiento: los dos valores lgicos de salida "0" y "1" son seleccionables mediante dos distintos ingresos. el valor lgico de salida permanece estable, tambin despus de que las seales de ingreso han desaparecido. Como resulta evidente de la definicin, la segunda caracterstica de funcionamiento diferencia netamente u f.f. de un operador lgico, en cuanto, ste ltimo, si bien tiene tambin dos estados lgicos de salida, tiene la necesidad de tener los ingresos actuando en modo contnuo para mantener estable la salida en un cierto nivel lgico. Existen muchos tipos de f.f., que se distinguen por los componentes que los constituyen, por el nmero de los ingresos y por las caractersticas de las seales que provocan la variacin o "conmutacin" de los niveles lgicos de salida. En todo caso, el paso en salida del estado "0" al estado "1" es llamado "setting" ("posicionamiento a 1"), el paso opuesto del estado "1" al estado "0" es llamdo "resetting" o " clearing" ("posicionamiento a 0" o "puesta a cero"). El comando que provoca la conmutacin puede ser o un nivel de voltaje - entonces se habla de "comando de niveles" - o una transicin de niveles que puede ser realizada ya sea con un frente de subida o con un frente de bajada - y entonces se habla de "comando impulsivo o sobre los frentes". Se pueden realizar diferentes tipos de f.f. y precisamente: flip-flop de tipo S-R flip-flop de tipo J-K flip-flop de tipo D flip-flop de tipo T De todos los f.f. , a continuacin se analiza y se verifica el funcionamiento lgico. Flip-flop S-R

El f.f. S - R es el f.f. ms simple que se puede realizar: ste presenta dos ingresos, llamados SET (abreviado S) y RESET (abreviado R), y dos salidas indicadas con Q y Q, que asumen normalmente valores lgicos opuestos. Cuando se habla de salida de un f.f., se hace generalmente referencia a la salida Q en forma natural. El ingreso S se utiliza para posicionar la salida Q al nivel lgico "1", mientras que el ingreso R se utiliza para posicionar la misma salida Q al nivel lgico "0". Un f.f. S - R puede ser realizado o con dos operadores NOR o con dos operadores NAND; estas dos diferentes ejecuciones circuitales se diferencian nicamente por los diferentes valores lgicos que deben ser aplicados a los ingresos para provocar las conmutaciones de salida deseadas. Flip-flop S-R con operadores NOR Conectando dos operadores NOR como en el esquema de la Fig. 1, se obtiene un f.f. de tipo S - R: Del anlisis del circuito precedente resulta evidente que no se puede preveer el funcionameinto lgico del circuito si antes no se fijan los valores lgicos de las salidas. Por lo tanto se deben fijar apriori estos valores que se llaman ESTADOS PRESENTES, indicados con Q0 y Q0 , que representan el estado o la salida del f.f. antes de que sean aplicadas las seales de ingreso. Despus de haber aplicado estas seales, el f.f. puede tener la posibilidad de conmutar; los nuevos valores de las salidas con Q y Q, se llaman ESTADOS FUTUROS y representan el nuevo estado lgico del f.f..

Fig. 1

Para el f.f. S - R realizado con operadores NOR se puede por lo tanto llenar la t.d.v. de la fig. 2 o de la fig. 3. INGRESOS S 0 0 0 0 1 1 1 1 R 0 0 1 1 0 0 1 1 ESTADO PRESENTE Q0 0 1 0 1 0 1 0 1 Q0 1 0 1 0 1 0 1 0 SALIDAS Q 0 1 0 0 1 1 x x Q 1 0 1 1 0 0 x x

Fig. 2 El funcionamiento lgico del f.f. puede ser descrito en el siguiente modo: cuando los ingresos asumen contemporneamente el valor lgico "0" no se tiene ninguna conmutacin en salida. cuando el ingreso S asume el valor lgico "1" , inmediatamente despus del frente de subida, la salida asume siempre el valor lgico "1". Despus de la conmutacin de la salida al valor lgico "1", adicionales frentes de subida en el ingreso S no alteran el estado del f.f. cuando el ingreso R asume el valor lgico "1" , inmediatamente despus del frente de subida, la salida asume siempre el valor lgico "0". Despus de la conmutacin de la salida al valor lgico "0", adicionales frentes de subida en el ingreso R no alteran el estado del f.f. cuando los ingresos asumen contemporneamente el valor lgico "1", ambas salidas Q y Q asumen el lgico "0"; no es posible preveer y definir sistemticamente y con exactitud el valor lgico de las salidas. Por tal motivo, los estados lgicos de las salidas son indicados con condiciones de indiferencia X y es aconsejable no utilizar jams el f.f. S -R con tal combinacin de los ingresos. Flip-flop S-R con operadores NAND Conectando dos operadores NAND como en el esquema de la Fig. 4, se obtiene un f.f. de tipo S - R: Tambin para este circuito no es posible preveer los valores lgicos de las salidas Q y Q, si no se fijan apriori los valores lgicos de las salidas Q0 y Q0 antecedentes de la aplicacin de las seales de ingreso.

Fig. 4 Para el f.f. S - R realizado con operadores NAND se puede por lo tanto llenar la t.d.v. de la fig. 5 o de la fig. 6. INGRESOS S 0 0 0 0 1 1 R 0 0 1 1 0 0 ESTADO PRESENTE Q0 0 1 0 1 0 1 Q0 1 0 1 0 1 0 SALIDAS Q x x 1 1 0 0 Q x x 0 0 1 1

1 1

1 1

0 1 Fig. 5

1 0

0 1

1 0

El funcionamiento lgico del f.f. puede ser descrito verbalmente en el siguiente modo: cuando los ingresos asumen contemporneamente el valor lgico "0", ambas salidas Q y Q asumen el valor lgico "1"; cuando sucesivamente ambos ingresos son llevados al valor lgico "1" no es posible preveer y definir sistemticamente y con exactitud el valor lgico de las salidas. Por tal motivo, los estados lgicos de las salidas son indicados con condiciones de indiferencia X y es aconsejable no utilizar jams el f.f. S -R con tal combinacin de los ingresos. cuando el ingreso S asume el valor lgico "0" , inmediatamente despus del frente de bajada, la salida asume siempre el valor lgico "1". Despus de la conmutacin de la salida al valor lgico "1", adicionales frentes de bajada en el ingreso S no alteran el estado del f.f. cuando el ingreso R asume el valor lgico "0" , inmediatamente despus del frente de bajada, la salida asume siempre el valor lgico "0".Despus de la conmutacin de la salida al valor lgico "0", adicionales frentes de bajada en el ingreso R no alteran el estado del f.f. cuando los ingresos asumen contemporneamente el valor lgico "1" no se tiene ninguna conmutacin en salida

Fig. 6

Como se puede notar, el funcionamiento lgico del f.f. relizado con operadores NAND es sustancialmente anlogo a aquel de un f.f. realizado con operadores NOR. La diferencia consiste en el hecho de que para el primer f.f. las conmutaciones se dan sobre el frente de bajada, mientras que para el segundo f.f. tienen lugar sobre el frente de subida. El f.f. S - R realizado con operadores NAND es indicado comunmente como f.f. S -R ya que para obtener un determinado valor lgico en salida es necesario aplicar a los ingresos un valor lgico opuesto a aquel que es necesario aplicar a los ingresos de un f.f. S - R realizado con operadores NOR. Grficamente, los f.f. S - R y S - R pueden ser representados con los diagramas lgicos de al Fig. 7 segn las normas IEC 617-12.

Fig. 7 Por ltimo se puede observar el funcionamiento lgico de los f.f. S - R y S - R respectivamente en los diagramas temporales de la Fig. 8 y de la Fig. 9.

Diagrama temporal para f.f. S - R Fig. 8

Diagrama temporal para f.f. S - R Fig. 9 Flip - flop J - K Se ha visto que un f.f. S - R presenta el inconveniente de no poder aceptar contemporneamente en sus dos ingresos, seales de valor lgico "1"; para poderlo eliminar se realiza un nuevo f.f. llamado f.f. J - K obtenido de un f.f. S - R con la unin de dos operadores AND, como se indica en la Fig. 10. Con un f.f. J - K se logra eliminar el inconveniente del f.f. S - R en cuanto las dos salidas Q y Q , que se encuentran siempre con valores lgicos opuestos, condicionan los ingresos: en efecto, se unen contemporneamente en los ingresos dos seales de valor lgico "1"; slo uno de ellos puede pasar a travs de la puerta AND, porque una sola salida del f.f. est a nivel lgico "1", y puede entonces provocar la conmutacin del f.f.

Fig. 10

Para el f.f. J - K se puede entonces llenar la t.d.v. de la Fig. 11 o de la Fig. 12

INGRESOS J 0 0 0 0 1 1 1 1 K 0 0 1 1 0 0 1 1

ESTADO PRESENTE Q0 0 1 0 1 0 1 0 1 Q0 1 0 1 0 1 0 1 0

SALIDAS Q 0 1 0 0 1 1 1 0 Q 1 0 1 1 0 0 0 1

Fig. 11 Se puede de todos modos observar que con el f.f. J - K se ha eliminado el inconveniente del f.f. S - R, pero se ha introducido otro de igual gravedad. Fig. 12 En efecto, a causa de las conexiones particulares entre ingresos y salidas, las posibles conmutaciones de salida pueden provocar ciclos continuos de conmutacin cuando los ingresos estn contemporneamente al valor lgico "1" y cuando la duracin de las seales aplicadas es mayor que el tiempo de conmutacin de la memoria, como se evidencia en la Fig. 13.

Fig. 13

Es entonces indispensable que los impulsos de comando sobre los ingresos J y K sean muy breves, de modo que stos no estn presentes cuando la conmutaciones de las salidas sean retornadas a los ingresos: en caso contrario se tiene una CARRERA CICLICA o una CONDICION DE INESTABILIDAD. De todos modos resulta extremadamente crtico y dificultoso poder generar y controlar los impulsos de comando que tienen una duracin inferior al tiempo de conmutacin de un f.f.. Por este motivo se prefiere desvincular los impulsos de comando de rgidas limitaciones de duracin, introduciendo un tercer ingreso de sincronizacin - llamado

TRIGGER o CLOCK y comunmente indicado con T o CLK o Cp - constitudo por una secuencia temporal de impulsos regulares. Se obtiene entonces la red lgica de la fig. 14. Cuando la seal de sincronizacin CLK est al nivel lgico "1" los operadores AND son habilitados y las seales de ingreso pueden hacer conmutar el f.f. ; cuando en cambio tal seal de sincronizacin CLK est al nivel lgico "0", los operadores AND son bloqueados y el f.f. es desconectado del anillo cerrado de reaccin cclica salidas-ingresos. El f.f. relizado de esta manera presenta la ventaja de tener que controlar rgidamente una sola secuencia de impulsos para el ingreso CLK, que pueden ser generadas por un solo circuito, en vez de dos distintas secuencias para los ingresos J y K, que son normalmente generadas por dos redes lgicas distintas y que por lo tanto son difcilmente sincronizables y controlables.

Fig. 14

Los sistemas que utilizan seales de sincronizacin CLK se llaman SISTEMAS SINCRONOS, porque los cambios y las transiciones de los valores lgicos suceden todos contemporneamente. Grficamente, el f.f. J - K es representado con el diagrama lgico de la Fig. 15 segn las normas IEC 617-12.

Las salidas de un f.f. pueden conmutar o en correspondencia con un frente de subida o en correspondencia con un frente de bajada: en la terminologa tcnica anglosajona, los dos tipos de f.f. se indican respectivamente como "positive edge-triggered flip-flop" y "negative-edge triggered flip-flop". En la fig. 15 precedente se reporta el diagrama lgico de un f.f. J - K que conmuta en correspondencia con un frente de subida del impulso al ingreso CLK. Fig. 15

Un f.f. J - K que conmuta en correspondencia con un frente de bajada del impulso al ingreso CLK se distingue por tener un smbolo de negacin lgica sobre el mismo ingreso CLK, como se indica en el diagrama lgico de la fig. 16. El funcionamiento lgico de dos diferentes f.f. es descrito por dos diferentes t.d.v..

Fig. 16 En la Fig. 17 se indica la t.d.v. para el funcionamiento sncrono con conmutacin en el frente de subida. INGRESOS CLK K 0 0 0 0 0 0 1 1 J SALIDAS Q Q0 0 1 Q0 Q Q0 1 0 Q0 Fig. 17 En la Fig 18 se indica la t.d.v. para el funcionamiento sncrono con conmutacin sobre el frente de bajada INGRESOS CLK K 0 0 J SALIDAS Q Q0 Q Q0 La flecha hacia abajo representa las conmutaciones sobre el frente de bajada La flecha hacia arriba representa las conmutaciones sobre el frente de subida

0 0 0

0 1 1

0 1 Q0

1 0 Q0 Fig. 18

Tomando esto en cuenta, es evidente que las conmutaciones de las salidas deben tenr lugar en correspondencia con uno u otro de los frentes del impulso al ingreso CLK; se puede describir el funcionamiento lgico del f.f. J - K en el siguiente modo:

En ausencia de seales al nivel lgico "1" en ambos ingresos, no se tiene combinaciones en salida. En presencia de una seal lgica a nivel "1" en el ingreso J, la salida se lleva al valor lgico "1" y permanece constante a tal valor inclusive con sucesivos y repetidos impulsos al ingreso CLK. En presencia de una seal lgica a nivel "1" en el ingreso K, la salida se lleva al valor lgico "0" y permanece constante a tal valor inclusive con sucesivos y repetidos impulsos al ingreso CLK. En presencia de seales contemporneamente al nivel lgico "1" en ambos ingresos J y K, las salidas conmutan siempre: en la terminologa tcnica anglosajona esta conmutacin es indicada con el nombre de "TOGGLE". El funcionamiento lgico del f.f. J - K se puede visualizar fcilmente en los diagramas temporales de la fig. 19 y de la fig. 20, vlidosrespectivamente para f.f. con conmutacin sobre el frente de subida y sobre el frente de bajada.

Fig. 19

Fig. 20 Adems, el f.f. J - K se realiza normalmente con dos ingresos adicionales, llamados PRESET o SET y CLEAR o RESET - abreviados PRE o S y CLR o R, que sirven para posicionar las salidas respectivamente o a nivel lgico "1" o a nivel lgico "0".

A estos ingresos acompaa un negador que vuelve sensibles los ingresos mismos al valor lgico "0" en vez de al valor lgico "1": de otro modo se puede decir que tales ingresos provocan las respectivas conmutaciones de salida en correspondencia con impulsos negativos. Mientras los ingresos J y K permiten un FUNCIONAMIENTO SINCRONO del f.f. porque est sincronizado con la secuencia de las seales CLK; los ingresos PRE y CLR permiten FUNCIONAMIENTO ASINCRONO del f.f. porque es independiente de la secuencia de las seales del CLK. Por este motivo los ingresos J, K y CLK se llaman INGRESOS SINCRONOS, mientras que los ingresos PRE y CLR se llaman INGRESOS ASINCRONOS. Para todos los f.f. J - K los ingresos asncronos tienen una mayor prioridad sobre los ingresos sncronos: esto quiere decir que slo cuando no estn activados los ingresos asncronos PRE y CLR los valores lgicos de las salidas se determinan por los ingresos sncronos. En caso contrario en ningn modo, las salidas pueden ser influenciadas por los ingresos sncronos, que pueden entonces asumir indiferentemente los valores "0" y "1". El funcionamiento lgico de las salidas del f.f. en funcin de los ingresos PRE y CLR es evidenciado por la t.d.v. de la Fig. 21. INGRESOS ASINCRONOS PRE 0 0 1 CLR 0 1 0 INGRESOS SINCRONOS CLK
X X X

SALIDAS K Q 1* 1 0 Q 1* 0 1

J
X X X X X X

Fig.21 La precedente t.d.v. puede ser descrita en el siguiente modo: Cuando los ingresos asncronos son llevados contemporneamente el valor "0", ambas salidas asumen generalmente el valor lgico "1". De todos modos es importante precisar que para esta configuracin de ingresos y valores lgicos de las salidas pueden igualmente ser impredecibles, sobre todo cuando los dos ingresos PRE y CLR son llevados contemporneamente al valor lgico "1". Cuando con el valor lgico "0" es habilitado el ingreso PRE, la salida del f.f. es fijada al valor lgico "1". Cuando con el valor lgico "0" es habilitado el ingreso CLR, la salida del f.f. es fijada al valor lgico "0". Cuando los ingresos asncronos son llevados contemporneamente el valor "1", los valores lgicos de las salidas son determinados slo por las configuraciones de los ingresos sncronos.

En general se prefiere definir el funcionamiento lgico de un f.f. J - K con una nica t.d.v., como aquella indicada en la Fig. 22. INGRESOS PRE
0 1 0 1 1 1 1 0

SALIDAS J
X X X 0 1 0 1 X X X 0 0 1 1 X

CLR
1 0 0 1 1 1 1 1

CLK
X X X

Q 1 0 1*
Q0

Q 0 1 1*
Q0

1 0 0 1 TOGGLE
Q0 Q0

Fig. 22 Para interpretar la precedente t.d.v. es necesario proveer las siguientes compilaciones: 1*: indica que el estado de salida no es definible y estable, es decir, no contina a subsistir cuando los ingresos asncronos retornan a su estado de inactividad ( nivel lgico "1" ). TOGGLE: indica que cada salida, Q y Q, asumen el proprio valor lgico complementario despus de cada activacin del ingreso CLK. X: indica que el estado lgico del ingreso al cual se refiere, no es significativo. Flip - flop J - K MASTER - SLAVE Adems del f.f. J - K sensible en conmutacin a uno de los dos frentes de los impulsos CLK, existe un nuevo tipo de f.f., llamado f.f. J - K MASTER - SLAVE, que es sensible en conmutacin a los niveles lgicos de los impulsos CLK. Por lo tanto el funcionamiento de este f.f. es independiente de la forma de onda y de los frentes de la seal CLK, que debe tener en cambio los dos distintos niveles lgicos "0" y "1". El f.f. J - K MASTER - SLAVE se compone de dos simples f.f. S - R: uno de ingreso llamado MASTER (o patrn) y uno de salida llamdo SLAVE (siervo). A los ingresos de los dos f.f. se encuentran operadores AND, que son activados por las seales del ingreso CLK y que se encuentran siempre en estado lgico complementario. El esquema lgico simplificado de un f.f. J - K MASTER - SLAVE se representa en la fig. 23.

Fig. 23 La funcin de memorizacin de las seales preentes en los ingresos J y K del f.f. se da en tiempos sucesivos, determinados por los niveles lgicos del CLK: ingreso CLK a nivel lgico "1". Los operadores AND del f.f. master son habilitados, mientras que los operadores AND del f.f. slave son bloqueados. Entonces el f.f. master puede conmutar comandado por las seales de los ingresos J y K y sin originar carreras cclicas entre salidas e ingresos, porque el f.f. slave no puede conmutar, en cuanto est aislado del master. ingreso CLK a nivel lgico "0". Los operadores AND del f.f. master son bloqueados, mientras que los operadores AND del f.f. slave son habilitados: entonces las salidas del f.f. master pueden pilotear los ingresos del f.f. slave que puede entonces tranferir a las salidas delf.f. J - K MASTER - SLAVE los valores lgicos precedentes memorizados por el f.f. master. Por otro lado, los valores lgicos de las salidas, retornando sobre los AND del f.f. master no pueden modificar el estado lgico y entonces no existe jams una reaccin cclica cerrada entre salidas y entradas. Este tipo de operacin combinada entre los f.f. master y slave permite que el funcionamiento lgico del f.f. J - K MASTER - SLAVE sea independiente de la forma de onda de la seal CLK, pero impone que sea constitudo por los dos distintos niveles lgicos "0" y "1". En prctica se realiza este tipo de funcionamiento con un impulso completo, que condiciona las conmutaciones de los dos f.f. en modo que el f.f. master conmute sobre el fuente de subida y el f.f. slave conmute sobre el de bajada. Por este caracterstico modo de funcionamiento el f.f. master - slave se define, en terminologa anglosajona, como "LEVEL TRIGGERED FLIP-FLOP". Es evidente que un f.f. J - K MASTER - SLAVE tiene el mismo smbolo lgico - Fig. 24 - segn las normas IEC617-12 - y la misma t.d.v. - Fig. 25 - que un f.f. J - K; la nica diferencia, para la t.d.v., est en la columna del ingreso CLK, en el cual ahora aparece el smbolo grfico de un impulso, evidenciado tambin en el smbolo lgico en correspondencia con las salidas.

INGRESOS PRE
0 1 0

SALIDAS J X X X 0 1 0 1 K X X X 0 0 1 1 Q Q 1 0 0 1 1* 1* Q0 Q0 1 0 0 1 TOGGLE

CLR 1 0 0 1 1 1 1

CLK X X X

Fig. 24

1 1 1 1

Fig. 25 Se deduce entonces que, una vez aplicado el impulso CLK, es necesario esperar su retorno al valor lgico "0", esto es, su frente de bajada, para poder observar las conmutaciones de las salidas. El funcionamiento lgico de un f.f. J - K MASTER - SLAVE es fcilmente indicado por el diagrama temporal de la Fig. 26.

Flip - Flop T Cuando los ingresos J y K de un f.f. J - K o J - K MASTER - SLAVE se ponen establemente al valor lgico "1", se realiza un nuevo tipo de f.f. que tiene el nico ingreso CLK, que es llamado "TRIGGER" o abreviado, "T". El esquema lgico del f.f. est representado en la Fig. 27.

Para la particular conexin de los ingresos J y K, el funcionamiento del f.f. T es tal de conmutar para cada impulso presente al ingreso T; es necesariode todos modos observar que el estado futuro de las salidas Q se conoce slo si ha sido precedentemente definido el estado presente Q0.

Fig. 27

Se puede por lo tanto llenar la t.d.v. de la Fig. 28, vlida para un f.f. T realizado con un f.f. J - K MASTER - SLAVE, recordando que las conmutaciones pueden darsetambin sobre los frentes de los impulsos de trigger, segn las caractersticas particulares de conmutacin del f.f. T (f.f. sensible a los frentes en vez de a los niveles). INGRESOS PRE 0 1 0 1 CLR 1 0 0 1 X X X T SALIDAS Q Q 1 0 0 1 1* 1* TOGGLE

Fig. 28 El funcionamiento lgico de un f.f T puede ser visualizado tambin mediante el diagrama temporal de la Fig. 29, para cuya correcta ejecucin se ha puesto arbitrariamente al valor "0" el estado presente Q0 antecedente a la aplicacin del primer impulso.

Fig. 29 Flip - Flop D Los ingresos J y K de un f.f. J - K o J - K MASTER - SLAVE pueden ser conectados con una oportuna y simple red lgica para realizar un nuevo f.f. , llamado f.f. D, cuyo esquema lgico est representado en la Fig. 30.

La funcin de este f.f. es aquella de transferir a la salida la informacin lgica presente en el ingreso D precedente al impulso de CLK; por lo tanto el f.f. D es un dispositivo de retardo de un bit; justamente del trmino anglosajn "delay" (retardo) deriva por abreviacin el nombre de este f.f.. El operador NOT ubicado entre el ingreso D y el ingreso K del f.f. J K asegura que los ingresos J y K no estn jams contemporneamente al nivel lgico "1". Fig. 30

Las conmutaciones del f.f. tienen lugar en correspondencia con el frente de subida del impulso CLK: cuando el ingreso D est a nivel lgico "0", la salida es llevada al nivel lgico "0". En la Fig. 31 se representa la t.d.v. para el f.f. D del cual se indica tambin el smbolo lgico segn las normas IEC 617-12. INGRESOS PRE 0 1 0 1 1 1 CLR 1 0 0 1 1 1 CLK X X X D X X X 0 1 X SALIDAS Q Q 1 0 0 1 1* 1* 0 1 1 0 Q0 Q0

Fig. 31 El funcionamiento lgico de un f.f. D puede ser visualizado por el diagrama temporal de la Fig. 32.

Contadores

Contador binario asncrono a 4 bit Los contadores binarios son aquellos en los cuales el mdulo M es una potencia de 2; por lo tanto el nmero mximo de conteo depende estrechamente del nmero de f.f. utilizados y precisamente: con 2 f.f. se pueden contar 4 impulsos con 3 f.f. se pueden contar 8 impulsos con 4 f.f. se pueden contar 16 impulsos con n f.f. se pueden contar 2n impulsos Un contador binario asncrono mdulo 16 es realizado comunmente con 4 f.f. de tipo T, que funcionan con lgica positiva y con conmutacin sobre el frente de bajada de los impulsos de ingreso; stos estn conectados para el funcionamiento asncrono del contador de modo que la salida de un f.f. sea el ingreso para el f.f. sucesivo. Por el hecho que este contador a 4 salidas, es llamado comunmente "CONTADOR A 4 BIT". El esquema lgico del circuito es indicado en la Fig. 34.

Fig. 34 Los f.f. de tipo T son realizados con f.f. J - K que tienen los ingresos sncronos J y K conectados a nivel lgico "1", aunque en el esquema de la Fig. 34, por simplicidad, estas conexiones no son evidenciadas. Es por lo tanto utilizado slo el ingreso CLK del f.f., y cada vez en l est presente un impulso e tiene una conmutacin de las salidas. Se supone adems que inicialmente y antes de comenzar el conteo, se ha enviado un impulso negativo sobre el ingreso CLR en modo que todas las salidas Q3, Q2, Q1, y Q0 , estn en el estado "0".

De este modo se tiene ESTADO SALIDAS: 0000 El primer impulso provoca una excitacin del f.f. 0 que conmuta su salida Q0 al estado "1", generando un frente positivo de "0" a "1", que sin embargo no tiene efecto sobre el f.f. 1. Despus del primer impulso ESTADO SALIDAS: 0001. El segundo impulso provoca otra vez una excitacin del .f.f. 0 , cuya salida conmuta del estado "1" al estado "0". El paso de Q0 de un nivel alto a un nivel bajo, da lugar a un impulso negativo que provoca la excitacin inclusive del f.f. 1, cuya salida Q1 conmuta del estado "0" al estado "1": esta conmutacin no tiene ningn efecto sobre el f.f. 2. Despus del segundo impulso se tiene ESTADO SALIDAS: 0010. El tercer impulso provoca nuevamente la excitacin del f.f. 0, cuya salida Q0 pasa del estado "0" al estado "1" sin producir excitacin sobre el f.f. 1, cuyo estado de salida permanece constante. Despus del tercer impulso se tiene ESTADO SALIDAS: 0011. El cuarto impulso hace conmutar la salida Q0 del estado "1" al estado "0": esto provoca la excitacin del f.f. 1 que conmuta tambin l en salida, del estado "1" al estado "0". Esta conmutacin genera un impulso negativo que a su vez provoca la excitacin del f.f. 2, cuya salida Q2 conmuta del estado "0" al estado "1": esta ltima conmutacin no tiene ningn efecto sobre el f.f. 3, ya que representa un frente positivo. Despus del cuarto impulso se tiene ESTADO SALIDAS: 0100.

Si ahora se observa las configuraciones binarias representadas por las salidas del f.f., se deduce que ellas indican en numeracin binaria el nmero de los impulsos que han sido aplicados en ingreso; de hecho, el estado de las variables en salida es: antes del conteo: 0000 despus del primer impulso: 0001 despus del segundo impulso: 0010 despus del tercer impulso: 0011 despus del cuarto impulso: 0100 Prosiguiendo en modo anlogo en el anlisis del estado de los f.f. del contador para los sucesivos impulsos se nota que el octavo impulso provoca la conmutacin de todos los f.f., por el cual despus del octavo impulso se tiene ESTADO SALIDAS: 1000. Prosiguiendo todava, al quinceavo impulso el estado de las variables de salida resulta tal de indicar el nmero quince en notacin binaria; ESTADO SALIDAS: 1111. El dcimosexto impulso provoca la conmutacin de las salidas de todos los f.f., por lo cual en todas las salidas aparece el estado "0", que es igual a aquel inicial; se tiene ESTADO SALIDAS: 0000.

Un nuevo ciclo de conteo puede ahora iniciarse. Parece por ello evidente que el contador binario es un circuito capaz de memorizar el nmero de los impulsos de ingreso y de proveer el conteo en cdigo binario a sus salidas. En la Fig. 35 se indica el diagrama de los estados del contador, esto es, la secuencia completa de todos los posibles estados binarios de las salidas.

Fig. 35 En el caso en el cual los impulsos de ingreso tienen frecuencia constante, el diagrama temporal de la Fig. 36 ejemplifica las conmutaciones de las salidas del contador, visualizando el hecho que el f.f. 0 cambia de estado en cada frente de bajada de los impulsos de ingreso, el f.f. 1 conmuta en cada frente de bajada de la salida del f.f. 0 ; el f.f. 2 y el f.f. 3 conmutan respectivamente en coincidencia con los fentes de bajada de las salidas del f.f. 1 y f.f. 2.

Fig.36 Del anlisis del diagrama temporal se deduce que a la salida Q0 del f.f. 0 se puede adquirir una seal que tiene una frecuencia igual a la mitad de aquella de la seal de CLK; a la salida Q1 del f.f. 1 se puede adquirir una seal que tiene una frecuencia igual a la cuarta parte de aquella de la seal de CLK, y as en adelante. Se llega entonces a la conclusin que un contador binario asncrono a 4 bit funciona tambin como divisor de frecuencia segn las potencias de 2, proveyendo a sus salidas Q0, Q1, Q2, y Q3 , seales que tienen respectivamente una frecuencia igual a 1/2,1/4, 1/8, y 1/16 de aquella de la seal de ingreso CLK. Se pueden realizar tambin contadores binarios asncronos a 4 bit, esto es, contadores que en vez de contar segn el orden creciente (UP COUNTER), cuentan segn el orden decreciente, del valor ms alto al valor ms bajo (DOWN COUNTER). Al inicio del conteo las salidas del contador deben estar posicionadas al valor lgico "1" mediante un impulso sobre el ingreso PRE; adems sern las salidas complementadas de los f.f. las que van a pilotear los ingresos de los f.f. sucesivos al primero.

En al Fig.37 se indica el esquema lgico del contador, mientras que en la Fig. 38 se muestra su diagrama temporal.

Fig.37

Fig. 38 Contador binario sncrono a 4 bit

Debido a que un contador binario sncrono a 4 bit los impulsos de conteo son comunes a todos los f.f., es necesario realizar externamente a los f.f. una red lgica combinatoria que sea capaz de controlar el transferimiento del impulso de conteo sobre los ingresos de estos f.f. que deben cambiar estado lgico la secuencia prefijada de conmutacin. Este contador es realizado con f.f. J - K que conmutan sobre el frente de subida de los impulsos CLK. La sntesis de la red lgica para el control de las funciones de excitacin de los ingresos J y K de los f.f., puede ser realizada mediante razonamientos y deducciones lgicas que son directamente obtenidas del diagrama temporal de la Fig. 39 y que son presentadas separadamente para cada f.f.

Fig . 39 FF0 : El primer flip-flop f.f0, que tiene la salida con peso 20, debe conmutar en cada impulso en cuanto el bit menos significativo debe conmutar cada vez. Por lo tanto los ingresos J y K son mantenidos al valor lgico "1". Entonces las

funciones de excitacin de los ingresos f.f0 son: J=1 K=1

FF1 :

El segundo flip-flop f.f1, que tiene la salida con peso 21, debe conmutar cuando el f.f0 ha asumido todos sus estados posibles "0" y "1". Entonces, slo cuando la salida del f.f0 ha asumido el valor lgico "1", el f.f1 debe conmutar su estado de salida, en correspondencia con el frente de subida del impulso de conteo CLK y cualquiera sea su estado precedente. Por esto es necesario utilizar las salidas del f.f0 para excitar el f.f1, que tiene entonces como seales de ingreso y contemporneamente para ambos ingresos - la salida Q0 del primer f.f0. De hecho, de la t.d.v. de un f.f. J - K , se deduce que para los ingresos sncronos la configuracin J = K = 1 permite una conmutacin de las salidas, mientras que la configuracin J = K = 0 no provoca cambios del estado de las salidas. Las funciones de excitacin de los ingresos del f.f1 son: J = Q0 K = Q0

FF2 :

El tercer flip-flop f.f.2, que tiene la salida con peso 22, debe conmutar por primera vez cuando ambas salidas de los f.f. precedentes han asumido el estado "1": entonces los ingresos J y K de este f.f. deben ser precedidos por un operador AND, que tiene como ingreso, las salidas Q0 y Q1. Las funciones de excitacin de los ingresos del f.f2 son: J = Q0 Q1 K = Q0 Q1

FF3 :

Para el cuarto flip-flop f.f3, que tiene la salida con peso 23, valen razonamientos anlogos a aquellos hechos para el f.f2 : ste debe conmutar por primera vez slo cuando todas las salidas de los tres f.f. precedentes han asumido el estado "1". Entonces los ingresos J y K de este f.f. deben ser precedidos por un operador AND, que tiene como ingreso, las salidas Q0 , Q1 y Q2 Las funciones de excitacin de los ingresos del f.f3 son:

J = Q0 Q1 Q2 K = Q0 Q1 Q2

En la Fig. 40 est representado el esquema lgico del contador binario sncrono.

Fig. 40 En el presente esquema lgico se puede notar que, para obtener las conmutaciones sobre el frente de subida de la seal de conteo CLK, es necesario utilizar una puerta NOT.

Subdivisiones y caractersticas Una de las operaciones ms comunes efectuadas por un sistema digital es el conteo del nmero de impulsos que son aplicados a sus ingresos o que se generan y se transfieren en su interior. Tal operacin es efectuada por circuitos secuenciales particulares llamados "CONTADORES". Por contador se entiende entonces un circuito lgico realizado con f.f. y operadores lgicos que piloteado en ingreso por una sucesin de impulsos provee a sus salidas una secuencia determinada de configuraciones binarias que se repite en el tiempo. El diferente nmero M de configuracin binaria que se puede tener en salida es llamado "MODULO DEL CONTADOR". Por lo tanto un contador debe tener un nmero de salidas tal de poder permitir la configuracin del nmero M o segn el cdigo binario natural, o segn otro cualquier cdigo determinado; y los conjuntos de los valores lgicos de las salidas proveen las combinaciones de la secuencia de conteo.

Debido a que cada configuracin binaria debe permanecer estable hasta la aplicacin en ingreso del impulso sucesivo, se deduce que en el contador deben haber tantos f.f. como tantas salidas del contador. De esto sigue que la secuencia de conteo de un contador realizado con "n" f.f. no puede superar 2n configuraciones distintas, porque ste es el nmero mximo de combinaciones bianrias con "n" bit. Inversamente, si la secuencia de conteo prevee M configuraciones distintas, el contador sebe ser realizado con un nmero de f.f. al menos igual a log2M, redondeado por exceso. Para un contador que debe tener las siguientes caractersticas: secuencia de conteo articulada en 10 distintas configuraciones configuraciones de salida codificadas en cdigo binario natural pesado 8421 secuencia de conteo segn el orden natural de los nmeros de 0 a 9 y retorno a 0 con inicio de un nuevo ciclo de conteo El nmero de f.f. a utilizarse es por lo tanto 4, en cuanto log210 = 3,3 (redondeado por exceso a 4). Este contador est representado con un diagrama lgico que tiene un ingreso CLK para los impulsos de conteo y cuatro salidas Q3, Q2, Q1, Q0 de peso diferente, como se indica en la Fig. 1 segn las normas IEC 617-12. Fig. 33 Una primera subdivisin de los contadores es efectuada en funcin del mdulo: si tiene contadores binarios y contadores no binarios con mdulo M de diferente valor; el contador con mdulo M = 10, dicho comunmente CONTADOR DECIMAL es el ms comn entre los contadores no binarios. CONTADORES BINARIOS Se llaman BINARIOS aquellos contadores en los cuales el mdulo M es una potencia de 2 y las configuraciones binarias en salida se siguen segn la serie natural de los nmeros binarios desde 0 a M - 1. Cada vez que al ingreso llega un impulso, en las salidas del contador aparece el nmero de los impulsos contados, codificado en forma binaria. Los contadores binarios son utilizados para realiizar los DIVISORES DE FRECUENCIA SEGUN LAS POTENCIAS DE 2. En efecto, estos circuitos pueden ser considerados como contadores binarios particulares porque en cada salida es posible adquirir simultneamente un solo impulso cada 2n impulsos de ingreso. CONTADORES DECIMALES

Se llaman DECIMALES aquellos contadores en los cuales el mdulo M es igual a 10. Normalmente un contador decimal cuenta en secuecnia binaria segn el cdigo BCD 8-4-2-1 desde el estado 0 al estado 9 y entonces, al dcimo impulso, se reposiciona en el estado 0 para iniciar un nuevo ciclo de conteo. Para los contadores, ya sea binarios o decimales, son individualizables y definibles los siguientes parmetros caractersticos: MODULO Se ha visto que el mdulo M de un contador es el nmero de estados diferentes que el contador asume en salida antes de iniciar un nuevo ciclo de conteo. Existen contadores binarios mdulo 2, 4, 8, , 2n ; contadores decimales, que tienen obviamente mdulo 10, y contadores con mdulo M cualquiera, por jemplo, 6 o 12. Cuando se conectanms comtadores en cascada, de modo que la salida del primero se convierta en el ingreso del segundo y as en adelante, el mdulo del contador que se obtiene es el producto de los mdulos de cada uno de los contadores. Entonces tres contadores decimales en cascada forman un contador con mdulo 1000. DIRECCION DE CONTEO Muchos contadores pueden contar siguiendo un solo sentido o dos diferentes; precisamente: ADELANTE ( terminologa anglosajona UP COUNTER) ATRAS ( terminologa anglosajona DOWN COUNTER) ADELANTE/ATRAS (terminologa anglosajona UP/DOWN COUNTER) CODIGO UTILIZADO Generalmente los contadores binarios utilizan el cdigo binario natural 8 - 4 - 2 - 1 mientras los contadores decimales utilizan el cdigo BCD 8 - 4 - 2 - 1. De todos modos es posible utilizar cdigos diferentes que no respetan la sucesin natural de los nmeros binarios. COMANDO DE PUESTA A CERO Todos los contadores deben presentar la posibilidad de puesta a cero, esto es, la de posicionar al nivel lgico "0" todas las salidas, para poder iniciar un nuevo ciclo de conteo. Tal operacin se realiza normalmente mediante la activacin de adecuados ingresos, llamados, en terminologa anglosajona MASTER - RESET abreviado MR - o CLEAR- abreviado CLR. Es posible adems, realizar contadores para los cuales existe la capacidad de posicionar las salidas al valor lgico "1", mediante la activacin de adicionales ingresos , llamados en terminologa anglosajona, MASTER - SET abreviado MS o PRESET - abreviado PRE. MODO DE FUNCIONAMIENTO En base al modo de funcionamiento, los contadores se dividen en

CONTADORES ASINCRONOS y CONTADORES SINCRONOS. CONTADORES ASINCRONOS Para estos contadores el impulso de conteo no es enviado contemporneamente a todas las f.f., es decir, la seal de conteo es comn para algunos f.f., diferente para otros. Entonces las salidas de los f.f., y por lo tanto tambin del contador, no pueden jams conmutar simultneamente. De esta definicin se deduce que para un contador asncrono los f.f. son dispuestos en cascada los unos respecto a los otros, en cuanto la salida de cada f.f. puede generar el impulso para uno o ms f.f sucesivos: se habla por este motivo, de "CONTADORES TIPO SERIE". Por lo tanto la configuracin binaria final de la salida puede llegar despus de un tiempo mximo de retardo de toda la serie de f.f.puestos en cascada. Un contador asncrono es entonces afectado por un notable tiempo de retardo, que limita pesadamente el valor mximo de la frecuencia de la seal de conteo. Por otro lado, este contador presenta una notable simplicidad circuital. CONTADOR SINCRONO Para estos contadores el impulso de conteo es enviado contemporneamente a todos los f.f.: es decir, la seal de conteoes comn para todos los f.f. y entonces las salidas del contador pueden conmutar simultneamente. Entonces todos los f.f. tienen el mismo nivel de prioridad: se habla por este motivo, de "CONTADORES TIPO PARALELO". De esta definicin se deduce que es necesario realizar una red lgica combinatoria bastante compleja para controlar el transferimiento del impulso de conteo sobr los ingresos de los f.f. segn la secuencia prefijada de conmutacin de los f.f.. Las salidas de los f.f. conmutan con el solo retardo debido al tiempo de conmutacin tpico del f.f.; esto es, representa una notable ventaja respecto al contador asncrono, para el cual el tiempo de conmutacin puede ser "n" veces superior, si "n" es el nmero de los f.f. de los contadores. Este modo de funcionamiento permite aplicar en ingreso, seales de conteo conteniendo frecuencias muy elevadas. Justamente para aumentar el valor de la mxima frecuencia de conteo, los contadores sncronos son normalmente sensibles en conmutacin a los frentes de subida de los impulsos. Un contador asncrono es en cambio, normalmente sensible en conmutacin a los frentes de bajada de los impulsos. Resumiendo se deducen las siguientes caractersticas: Un contador asncrono: Presenta un notable tiempo de propagacin que limita decididamentela mxima frecuencia de conteo; Es generalmente realizado con una relativa complejidad circuital, utilizando un limitado nmero de puertas lgicas; Es normalmente sensible en conmutacin a los frentes negativos de los impulsos de ingreso. Un contador sncrono:

presenta tiempos de conmutacin muy breves y puede entonces trabajar con seal de ingreso que tienen frecuencias elevadas; est caracterizado por una notable complejidad circuital, utilizando, a igualdad de nmero de f.f., un elevado nmero de operadores lgicos. es normalmente sensible en conmutacin a los frentes positivos de los impulsos de ingreso. Se analiza ahora el principio de funcionamiento lgico de los contadores binarios asncronos y sncronos, decimal asncrono y sncrono. Contador decimal asncrono El contador decimal asncrono puede ser realizado directamente por un contador binario asncrono de 4-bit con la unin de una simple red lgica de reaccin que debe hacer la funcin de poner a cero contemporneamente todos los f.f. inmediatamente despus de la aplicacin del dcimo impulso que seala el fin de un ciclo completo de conteo; es necesario un contador a 4 bit ya que para obtener un contador mdulo 10, son necesarios 4 f.f. Esta contador presenta la misma desventaja del contdor binario asncrono y precisamente est caracterizado por una baja frecuencia de trabajo. Para atenuar en parte esta limitacin, se pueden proyectar estos contadores decimales con otros criterios, sin tomar en cuenta el esquema del contador binario; de todos modos, a causa de la dificultad y de la complejidad de los mtodos de proyecto, se analiza ahora slo el contador decimal realizado directamente a partir de un contador binario. Adicionales caractersticas del contador decimal son:

configuraciones de salida codificadas en cdigo binario natural 8421 secuencia de conteo segn el orden natural de los nmeros del 0 al 9 y retorno a 0 con inicio de un nuevo ciclo de conteo. Es posible entonces definir el diagrama de los estados de la Fig.41 y la t.d.v. , llamada tambin tabla de conteo, de la Fig. 42.

Fig. 41 SECUENCIA CONTEO CLK 0 1 2 3 4 5 6 7 8 9 10 SALIDAS Q3 Q2 Q1 Q0 0 0 0 0 0 0 0 0 1 1 1 0 Fig. 42 Como se puede verificar de la tabla de conteo, solamente en correspondencia con el dcimo impulso se verifica, entre las primeras diez configuraciones de conteo, la presencia simultnea de un nivel lgico "1" sobre las salidas del flip-flop f.f.3 y f.f.1. Por leo tanto es evidente que en correspondencia de esta configuracin es necesario frenar la secuencia de conteo y provocar la puesta a cero de los f.f., para predisponer el contador a un nuevo ciclo de conteo. Adems la operacin de puesta a cero debe tener lugar en un tiempo brevsimo y de cualquier modo, antes de la llegada del sucesivo impulso CLK. 0 0 0 0 1 1 1 1 0 0 0 0 0 0 1 1 0 0 1 1 0 0 1 0 0 1 0 1 0 1 0 1 0 1 0 0

Por esto se debe enviar a los cuatro f.f. un impulso negativo de puesta acero en correspondencia con la configuracin "1010" de las salidas; prcticamente con la sola configuracin "11" de las salidas Q3 y Q1. Para hacer esto es suficiente un operador NAND que tiene los ingresos conectados con las salidas Q3 y Q1 de los f.f. y cuya salida est conectada al ingreso R de cada uno de los cuatro f.f.. Se utiliza el operador NAND porque el ingreso R est activado solamente por un nivel lgico "0": de hcho el operador NAND provee en salida el nivel "1" en correspondencia con los primeros nueve impulsos, porque un ingreso - antes Q3 y luego Q1 , como se ve en la tabla de conteo - est siempre a nivel lgico "0". Slo en correspondencia con el dcimo impulso, el operador NAND provee en salida el nivel lgico "0", que provoca la simultnea puesta a cero de los f.f. del contador, cualquiera que sea en ese instante el respectivo estado de salida, porque son comandados en modo asncrono. El esquema lgico del contador decimal asncrono est representado en la Fig. 43.

Fig. 43 De todos modos, el circuito precedente no funciona porque presenta dos inconvenientes: el primer inconveniente consiste en una irregularidad de funcionamiento en el impulso de puesta a cero a causa de los diferentes tiempos tpicos de retardo introducidos por los f.f. en conmutacin, con particular referencia al f.f.3 y al f.f.1. En particular, el f.f. que por primero conmuta ms rpidamente - porque est caracterizado por un menor tiempo de retardo - vuelve a llevar el impulso de puesta a cero al valor lgico "1": en tal modo sobre el otro f.f. es marcado el impulso de puesta a cero y entonces no se asegura siempre la conmutacin al nivel lgico "0", porque el impulso de puesta a cero pudo no haber sido aplicado por un tiempo suficientemente largo para provocar el cambio del estado de salida. Este inconveniente puede ser eliminado introduciendo en el circuito un simple f.f. S - R , realizado con operadores NOR, como se indica en el esquema lgico de la Fig,44.

Fig. 43 Cuando en las salidas del contador aparece la configuracin 1010, la salida de la puerta lgica AND es llevada al valor lgico "1" que hace conmutar al valor lgico "0" la salida Q0 del f.f.. Tal conmutacin provoca la excitacin de los ingresos asncronos de R: todas las salidas de los f.f. del contador son llevados al valor lgico "0"; est presente en salida la configuracin 0000. En consecuencia, de estas ltimas conmutaciones la salida Q3 del f.f.3, es llevada al valor lgico "1" que, excitando el ingreso de SET del f.f. S - R fuerza la salida Q al valor lgico "1", desactivando de este modo los ingresos R del f.f. del contador, que as es predispuesto nuevamente para el conteo. El segundo inconveniente se verifica en el instante en el cual todos los f.f. del contador son puestos a cero al fin de cada ciclo de conteo. En particular, tal inconveniente se manifiesta sobre la salida Q1 del f.f.1 bajo forma de un brevsimo impulso no deseado. De hecho, del anlisis de la t.d.v. de la Fig. 10 se pueden hacer las siguientes observaciones: Antes del dcimo impulso la salida Q1 est en el estado lgico "0". En correspondencia con el frente de bajada del dcimo impulso, la salida Q1 conmuta al estado "1", de todos modos, inmediatamente despus aparece en el f.f.1 , el impulso de puesta a cero de fin de ciclo de conteo que impone a la salida Q1 de conmutar al estado "0". Por lo tanto a continuacin de esta brevsima conmutacin se genera sobre la salida Q1 un impulso muy estrecho no deseado, como se muestra en el diagrama temporal de la Fig. 45.

Fig. 45 Los impulsos a la salida Q1 pueden ser eliminados slo utilizando un contador de diverso tipo, como por ejemplo un contador sncrono. Contador decimal sncrono Para el contador decimal sncrono se confirman las caractersticas definidas para el contador decimal asncrono y en lo que respecta al cdigo utilizado como a la frecuencia de conteo. Por lo tanto permanecen inalterados ya sea el diagrama de los estados de la Fig. 41, o la t.d.v. , que por comodidas es representada en la Fig. 46. SECUENCIA CONTEO CLK 0 SALIDAS Q3 Q2 Q1 Q0 0 0 0 0

1 2 3 4 5 6 7 8 9 10 = 0

0 0 0 0 0 0 0 1 1 0 Fig. 46

0 0 0 1 1 1 1 0 0 0

0 1 1 0 0 1 1 0 0 0

1 0 1 0 1 0 1 0 1 0

Tambin el contador decimal sncrono puede ser realizado directamente por un contador binario sncrono a 4-bit con la unin de una simple red lgica de reaccin que debe hacer la funcin de poner a cero todos los f.f. inmediatamente despus de la aplicacin del dcimo impulso. Por lo tanto el esquema lgico del contador binario sncrono de la fig. 40 debe ser transformado en modo de realizar el funcionamiento deseado. Observando en la t.d.v. de la Fig. 46 que: el estado de las salidas antes del dcimo impulso es 1001 a la aplicacin del dcimo impulso debe aparecer en salida el estado 0000 de inicio e conteo. Se puede definir para cada f.f. la red lgica de control con los siguientes razonamientos:

F - F0: en correspondencia con el dcimo impulso conmuta naturalmente al estado "0" segn la secuencia l binario. Para este f.f. no es entonces necesario una red de puesta a cero. F - F1: en correspondencia con el dcimo impulso este f.f. conmutara espontneamente al estado "1": es ent una red lgica que impida la conmutacin al estado "1" y mantenga en cambio el estado "0" ya existente. Est operador AND a dos ingresos. Al primer ingreso se aplica la seal normal Q0 de excitacin y al segu seal Q3 de puesta a cero. De hecho, Q3 est a nivel lgico "1" durante los primeros siete impulsos: d puede conmutar libremente en funcin del estado de las salidas Q0 . Desde el octavo al dcimo impul nivel lgico "0" y bloquea el funcionamiento del f.f.1., estando los ingresos J y K al valor lgico "0". por lo tanto al estado "0". F - F2: en correspondencia con el dcimo impulso se mantiene constante en salida el estado "0", en conform natural de conteo binario. Para este f.f. no es entonces necesario una red de puesta a cero. F - F3: en correspondencia con el dcimo impulso se debe hacer conmutar la salida Q3 de este f.f. del estado entonces necesario aplicar una seal de puesta a cero a su ingreso K. La nica salida que se encuentr monoimpulso a nivel lgico "1", es la salida Q0: entonces sta debe ser utilizada para excitar el ingre conexin no altera el funcionamiento del f.f. para el ciclo de conteo restante.

El esquema lgico de un contador decimal sncrono est representado en la Fig.47, mientras que el respectivo diagrama temporal est representado en la Fig.48. Como se puede observar, ya no est presente a la salida Q1 del f.f.1 el breve impulso falso, tpico del contador decimal asncrono precedentemente descrito. Tambin en este caso es necesario utilizar una puerta NOT para invertir la seal de conteo CLK con el fin de obtener las conmutaciones en salida en correspondencia con el frente de subida.

Fig. 47

Fig. 48 Definicin y clasificacin En las aplicaciones digitales un REGISTRO es, por definicin general, un circuito lgico que contiene un nmero de elementos de memoria capaces de memorizar informaciones binarias. En particular, luego se define REGISTRO POR DESLIZAMIENTO, un registro en el cual las informaciones binarias aplicadas a los ingresos son transferidas al interior y entonces presentadas en salida por sucesivos y sincronizados movimimientos de un elemento de memoria al otro. Comnmente el elemento de memoria es el flip-flop: se habla entonces de REGISTRO POR DESLIZAMIENTO ESTATICO en cuanto el f.f. es un circuito que, despus de haber conmutado, mantiene estticamente su estado de salida.

Cuando comnmente se considera un registro por deslizamiento se entiende siempre referirse a un registro por deslizamiento esttico, que en la terminologa anglosajona es conocido como "Shift Register". La sincronizacin de los deslizamientos est asegurada por impulsos de clock CLK; el deslizamiento de los bits puede tener lugar en diferentes modos: de derecha a izquierda; de izquierda a derecha; bidireccional, para ambos modos precedentes; En funcin de estos tres diferentes modos de deslizamiento se efecta una primera clasificacin de los registros por deslizamiento; se tiene respectivamente: REGISTRO POR DESLIZAMIENTO A LA DERECHA, indicado en la terminologa anglosajona como "Right Shift Register" REGISTRO POR DESLIZAMIENTO A LA IZQUIERDA, indicado en la terminologa anglosajona como "Left Shift Register"; REGISTROBIDIRECCIONAL, indicado en la terminologa anglosajona como "Bidirectional Shift Register". Adems los registros por deslizamiento pueden sr subdivididos en funcin de dos caractersticas adicionales: nmero de bits que pueden ser memorizados: existen registros por deslizamiento a 4,5,6, y 8 bit modalidad de ingreso y de salida de los bit: modalidad serie, cuando los bit son introducidos o extrados separadamente uno a la vez; indicada en la terminologa anglosajona como "Serial" modalidad paralelo, cuando los bit son introducidos o extrados contemporneamente todos a la vez; indicada en la terminologa anglosajona como "Parallel ". Se pueden por lo tanto realizar cuatro diferentes modalidades de ingreso y de salida de los bit: ingreso serie, comnmente indicada como "Serial-In"; ingreso paralelo, comnmente indicada como "Parallel-In"; salida serie, comnmente indicada como "Serial-Out"; salida paralelo, comnmente indicada como "Parallel-Out"; En funcin de esta caracterstica de introduccin y de extraccin de los datos binarios, se puede completar la clasificacin de los registros por deslizamiento, presentando tambin los respectivos smbolos lgicos. Es necesario precisar que la siguiente clasificacin es definida slo para los registros por deslizamiento a la derecha y qu para los registros por deslizamiento a la izquierda es posible proveer una clasificacin anloga con la advertencia de cambiar la direccin de deslizamiento de los bit.

Se supone adems que en los ejemplos sucesivos los registros por deslizamiento con modalidad paralelo de ingreso y de salida tengan la capacidad de 4 bit.

1.1 - Registro deslizamiento SerialIn/Serial-Out (SI-SO) Fig. 49 1.2 - Registro deslizamiento SerialIn/Parallel-Out (SI-PO) Fig. 50

1.3 - Registro deslizamiento ParallelIn/Serial -Out (PI-SO) Fig. 51

1.4 - Registro deslizamiento ParallelIn/Parallel-Out (PI-PO) Fig. 52

El principio de funcionamiento Es ahora analizado el principio de funcionamiento de un simple registro por deslizamiento a la derecha, Serial-In/Serial-Out, cuya realizacin circuital obtenida con f.f. de tipo D es indicada en la Fig. 53.

Fig 53 El circuito mostrado en la Fig. 53 se presta de todos modos para realizar diferentes tipos de registros por deslizmiento, segn los ingresos y de las salidas utilizadas; precisamente: se realiza un registro por deslizamiento Serial-In/Serial-Out considerando como ingreso "serial-in" el ingreso D1 del f.f.1 ; como salida "serial-out", la salida Q4 del f.f.4. se realiza un registro por deslizamiento Serial-In/Parallel-Out considerando como ingreso "serial-in" todava el ingreso D1 del f.f.1 ; y como salida "Parallel-out", todas las cuatro salidas Q1 ,Q2 ,Q3 y Q4 de los f.f.. se realiza un registro por deslizamiento Parallel-In/Parallel-Out considerando como ingreso "Parallel-in" todos los cuatro ingresos asncronos S1, S2, S3 y S4 de los f.f. ; y como salida "Parallel-out", todas las cuatro conocidas Q1 ,Q2 ,Q3 y Q4 de los f.f.. se realiza un registro por deslizamiento Parallel-In/Serial -Out considerando como ingreso "Parallel-in" todos los cuatro ingresos asncronos S1, S2, S3 y S4 de los f.f.; y como salida "Serial-out", la salida Q4 del f.f.4. Antes de proceder a la introduccin de los datos es siempre aconsejable proveer la puesta a cero de todos los f.f. que constituyen el registro por deslizamiento, mediante un impulso negativo sobre el ingreso asncrono R de clear. Inmediatamente despus del retorno al valor lgico "1" del ingreso R y en correspondencia con el primer impulso CLK de comando, el bit presente en el ingreso D1 es memorizado por el f.f.1 y entonces se transfiere en una posicin; el segundo impulso de comando habilita el movimiento de otra posicin desde el f.f. 1 al f.f.2 dl bit introducido precedentemente y contemporneamente un nunevo bit es memorizado por el f.f.1 ; el tercer impulso hace continuar el ciclo, permitiendo la introduccin de un tercer bit de ingreso y el movimiento de una posicin adicional para ambos bit ya memorizados. Cada impulso sucesivo produce un movimiento del bit hasta que aparezcan en salida: es obvio que al cuarto impulso el primer bit est presente en la salida del f.f.4. y que al quinto impulso se pierde su informacin lgica.

En la Fig. 54 est representada esquemticamente la secuencia de deslizamiento para un registro por deslizamiento a 4 bit.

Fig. 54a

Fig. 54b

Fig. 54c

Fig. 54d

Fig. 54e

Fig.54f El funcionamiento lgico de un registro por deslizamiento puede ser visualizado adicionalmente con el diagrama temporal de la Fig. 55.

Fig. 55 Debido a que el registro por deslizamiento tiene una capacidad de 4 bit, son necesarios cuatro impulsos de comando CLK para memorizar las cuatro informaciones lgicas que el circuito puede contener, anlogamente s deben aplicar otros cuatro impulsos de comando CLK para extraer completmente los cuatro bit memorizados. Aplicaciones Dos son las aplicaciones ms importntes aplicaciones de los registros por deslizamiento: como registros de memoria temporal; como multiplicadores o divisores de coeficiente "2" Utilizado como registro de memoria temporal, el registro por deslizamiento sirve para memorizar un nmero de bits igual a su capacidad.

De hecho, en muchos aparatos digitales, especialmente en las calculadoras, se presenta el problema de deber mantener memorizadas informaciones lgicas bajo forma de agrupaciones de bit, que de otro modo a causa de las sucesivas elaboraciones que tienen lugar en el interior del aparato, podran ser parcialmente o totalmente borradas. Por lo tanto se deben realizar circuitos particulares que sean capaces de conservar temporalmente tales bit. Son justamente los registros por deslizamiento que cumplen esta finalidad si, una vez insertados los bit a su interior, se bloquean los impulsos de comando CLK para todo el intervalo de tiempo para el cual se desea mantener memorizados los bit. Transcurrido este tiempo, los bit pueden ser extrados del registros y utilizados como seales para generar las correspondientes informaciones lgicas. La segunda aplicacin como multiplicador o divisor de soeficiente 2 deriva directamente de una propiedad del sistema de numeracin binario. De hecho, para multiplicar por 2, por 4, por 8 y, en general por 2n un nmero binario, es suficiente aadir despus de su bit menos significativo 1, 2, 3 y en general, n ceros. Ejemplo: dado el nmero binario (1101)2 = 1310 Se obtienen los siguientes mltiplos de coeficiente "2" (11010)2 = 2610 (110100)2 = 5210 (1101000)2 = 104 10 Viceversa, para dividir por 2, por 4, por 8 y en general por 2n un nmero binario es suficiente eliminar 1, 2, 3 y en general, n bit a partir de aquel menos significativo. Ejemplo: dado el nmero binario (1011010) 2 = 9010 Se obtienen los siguientes submltiplos de coeficiente "2" (101101)2 = 4510 (10110)2 = 2210 (1011)2 = 1110 Resulta entonces evidente que, una vez considerado el contenido lgico de un registro por deslizamiento como un nmero binario, se pueden efectuar las dos operaciones en el siguiente modo:

el nmero es multiplicado por dos en cada movimiento hacia la izquierda del contenido del registro por deslizamiento y haciendo asumir siempre al bit de ingreso el valor lgico "0", el nmero es dividido por dos en cada movimiento hacia la derecha del contenido del registro por deslizamiento y haciendo asumir siempre al bit de ingreso el valor lgico "0". Entre las dems tpicas y sucesivas aplicaciones de los registros por desliizamiento se pueden recordar: contadores - divisores de frecuencia; convertidores serie - parlelo y paralelo - serie.