Resumen Capitulo 5: Organizacin y Arquitectura de Computadores.

William Stallings Nombre: Beimar Pereira Mndez Cdigo: 2080063 Grupo: Memoria Interna Memoria Principal Semiconductora El uso de chips semiconductores para la memoria principal ha remplazado casi completamente alas denominadas memorias de ncleo gracias al desarrollo de la microelectrnica. Organizacin Elemento bsico: celda de memoria. Propiedades: y 2 estados estables, 1 y 0 binarios. y Permite escritura para fijar su estado. y Permite lectura para detectar su estado. Funcionamiento de una celda de memoria La celda consta comnmente de tres terminales: y Seleccin: selecciona la celda para realizar operaciones de lectura o escritura. y Control: indica si se trata de lectura o de escritura. y Para la escritura, proporciona la seal que fija el estado de la celda a 1 o a 0. En lectura, se utiliza como salida del estado de la celda. De las memorias de acceso aleatorio la ms comn es la memoria RAM (Memoria de Acceso Aleatorio), en la que se permite leer y escribir nuevos datos rpidamente por medio de seales elctricas. La RAM es voltil, es decir que si interrumpe la alimentacin se pierden los datos, es de almacenamiento temporal. Las dos formas tradicionales de RAM son: y RAM Dinmica (DRAM): Usa cargas elctricas de condensadores para almacenar datos, la presencia o ausencia de carga indica un 1 o un 0 binarios. Requiere refrescos peridicos debido a la descarga de los condensadores. Tendencia a perder carga incluso manteniendo encendida la alimentacin. La lnea de direcciones se activa cuando se va a leer o a escribir el valor del bit de la celda. El transistor trabaja como un conmutador que se abre y cierra dependiendo de la aplicacin de tensin. Para escritura se aplica un valor de tensin a la lnea de bit, un valor alto es 1 y uno bajo es 0, as se aplica una seal a lnea de direcciones transfiriendo carga al condensador. Para lectura al seleccionar la lnea de direcciones el transistor entra en conduccin, la carga pasa a la lnea bit y a un amplificador de lectura que compara la tensin del condensador con un valor default y determina si la celda tiene un 1 o un 0. La lectura descarga el condensador y deber restablecerse para finalizar la operacin. y RAM Esttica (SRAM): es un dispositivo digital en el que los valores binarios se almacenan utilizando configuraciones flip-flops. Sus datos se mantendrn mientras no se interrumpa la alimentacin. No es necesario refrescar los datos como en la DRAM. La lnea de direcciones cierra o abre un conmutador y controla dos

transistores. Al aplicar una seal a esta lnea los transistores entran en conduccin permitiendo escritura y lectura. DRAM Voltil Simple y pequea Densa Memorias grandes Memoria principal Tipos de ROM ROM: Memoria de solo lectura. No voltil. Aplicaciones: y Microprogramacin. y Subrutinas de biblioteca para funciones de uso frecuente. y Programas del sistema. y Tablas de funciones. Los datos estarn siempre en memoria principal y nunca ser necesario cargarlos desde un dispositivo secundario. Problemas de la construccin de ROM como circuitos integrados con datos cableados: y Insertar los datos resulta muy costoso, no importa si es en una o muchas ROM. y Si se falla en la insercin un bit se perder la totalidad del conjunto de chips. Para mayor comodidad y flexibilidad en la escritura permanente se usan las PROM, las cuales son memorias como las ROM pero con un mtodo de escritura electrnico o programable. Memorias de sobre-todo lectura: usan ms la operacin de lectura que la de escritura. No voltiles. y EPROM: es una PROM borrable. Se puede sobrescribir repetidamente la totalidad de los datos mediante el borrado por radiacin ultravioleta en el chip. Es una PROM con la posibilidad de actualizarse muchas veces pero ms costosa. EEPROM: es una PROM borrable elctricamente. Se escribe en ella sin borrar el contenido anterior, solo se actualiza el byte(s) seleccionado(s). Se tarda ms la escritura que la lectura (cientos de sg). Actualizable in situ,
utilizando las lneas de datos, de direcciones y de control en un bus ordinario. Ms costosa y menos densa que las EPROM (menos bits por chip).

SRAM Voltil Costosa Rpida Memoria Cach

Memoria Flash: Coste y funcionalidad media. Borrado elctrico muy rpido. Borrado completo rpido y borrado por bloques especficos. No permite borrar por byte. Unas un transistor por bit, altas densidades.

Lgica del Chip Las memorias semiconductoras vienen con chips encapsulados que a su vez contienen una matriz de celdas de memoria. La disposicin fsica de esta matriz es igual que la disposicin lgica. La matriz est organizada en W palabras de B bits cada una. Los datos se escriben/leen por bits. Los elementos de la matriz conectan tanto a lneas horizontales como a verticales. Cada lnea horizontal conecta al terminal de Seleccin de cada celda en la correspondiente fila; y cada lnea vertical conecta al terminal EntradaDaos/Deteccin de cada celda en la correspondiente columna. Las lneas de direcciones suministran la direccin de la palabra a seleccionar. Se requiere un total de log2W lneas.

Para escritura cada lnea de bit se activa a 1 o a 0 de acuerdo con el valor de la correspondiente lnea de datos. Para lectura el valor de cada lnea de bit se pasa a travs de un amplificador de lectura y se presenta en la correspondiente lnea de datos. La lnea de fila selecciona la fila de celdas que es utilizada para lectura o escritura. Usar direccionamiento multiplexado y de matrices cuadradas cuadriplica el tamao de la memoria con cada nueva generacin de chips de memoria. Todas las DRAM requieren operaciones de refresco. Una tcnica simple de refresco es inhabilitar el chip DRAM mientras se refrescan las otras celdas. El contador de refresco recorre todas las filas, para cada una las salidas de dicho contador se conectan a un decodificador de filas y se activa la lnea RAS. Los datos se leen y escriben nuevamente haciendo que todas las celdas de una fila se refresquen a la vez. Encapsulamiento de los Chips. Los circuitos integrados de los chip de celdas se montan en capsulas con pastillas o terminales que los conectan con el exterior. Un chip encapsulado se compone de terminales los cuales transfieren las siguientes seales: y La direccin de la palabra a la que se accede. y El dato a leer. y La lnea de alimentacin. y Un terminal de tierra. y Un terminal de habilitacin de chip. y Una tensin de programacin. Una RAM puede ser actualizada, los terminales de datos son de entrada/salida. Los terminales de habilitacin de escritura y de habilitacin de salida indican si se trata de una operacin de escritura o de lectura. Organizacin en Mdulos Si un chip de RAM contiene un bit por palabra se necesitaran al menos un nmero de chips igual nmero de bits por palabra. Esta estructura funciona cuando el tamao de memoria sea igual nmero de bits por chip. Si se necesita una memoria mayor se usa una matriz de chips. Correccin de Errores Los errores de una memoria semiconductora pueden fallos permanentes (hard) y errores transitorios (soft). Un hardes un fallo fsico, las celdas no almacenas datos de modo seguro fluctuando en los valores binarios, se dan por defectos de fbrica o simple desgaste. Un softaltera el contenido de una celda sin daar la memoria, se dan por problemas en la alimentacin o a partculas alfa. La mayora de memorias modernas pueden detectar y corregir estos errores. Al escribir en memoria se realiza un clculo con los datos para producir un cdigo corrector de erroresque se caracteriza por el nmero de bits de error de una palabra que puede corregir y detectar. Al leer una palabra almacenada desde antes, el cdigo se usa para detectar y corregir errores. Se genera un nuevo cdigo y su contenido se compara con los datos captados en memoria. Se pueden dar tres resultados: no hay errores, hay error corregible o hay error incorregible. Organizacin Avanzada de Memorias DRAM La interfaz con la memoria principal interna es el camino ms importante del computador pero tambin es uno de los cuellos de botella ms crticos. El chip de DRAM es la base en la construccin de la memoria principal pero est limitado en su arquitectura y su interfaz con el bus de memoria del procesador. Se podran solucionar estos problemas insertando ms niveles de cach SRAM pero eso elevara mucho los costos y en gran escala trae perjuicios. Versiones mejoradas de DRAM

DRAM sncrona (SDRAM), intercambia datos con el procesador de forma sincronizada con una seal de reloj externa, funcionando a mxima velocidad del bus procesador/memoria. Introduce y saca datos bajo el control del reloj del sistema. El maestro cursa la informacin de instruccin y de direccin, que es retenida por la DRAM, esta responder eventualmente mientras que el maestro puede realizar otras tareas mientras al SDRAM procesa la peticin.LA SDRAM, mediante un modo de rfagas, elimina los tiempos de establecimiento de direcciones y de precarga de las lneas de fila y de columna despus del primer acceso. Se puede secuenciar la salida de bits al acceder al primero de ellos. Esto es til cuando todos los bits a acceder estn la misma fila de la matriz de celdas. El registro de modo y la lgica hace que la SDRAM se ajuste a las necesidades concretas del sistema especificando el nmero de unidades individuales de datos que se entregan sncronamente al bus. Tambin permite ajustar la latencia entre la recepcin de una peticin de lectura y el comiendo de la transferencia. LA DDR-SDRAM, SDRAM de doble velocidad supera la limitacin de uno-por-ciclo y puede enviar datos al procesador dos veces por ciclo. DRAM Rambus(RDRAM), tienes sus chips encapsulados verticalmente, con todos sus terminales en un lateral. El bus puede direccionar hasta 320 chips de RDRAM y a razn de 1,6 GBps. Este bus estrega direcciones e informacin de control utilizando un protocolo asncrono orientado a bloques y define muy bien las impedancias, la temporizacin y las seales. La RDRAM obtiene las peticiones de memoria a travs de un bus de alta velocidad. La configuracin de estas memorias consta de un controlador que enva datos a una RDRAM en sincronismo con la seal del reloj en sentido opuesto y de mdulos de RDRAM que envan datos al controlador en sincronismo con el reloj directo, conectados mediante un bus comn. La velocidad de transferencia en cada lnea de datos es de 800 Mbps. DDR SDRAM, nueva versin de SDRAM de doble velocidad de datos que puede enviar dos veces cada ciclo de reloj, un con el flanco de subida y otra con el de bajada.