Captulo 5 - Flip-Flops e Dispositivos Correlatos

Introduo: Os circuitos considerados at o momento eram todos circuitos combinacionais, onde a sada determinada pelos valores presentes nas entradas, independente dos valores anteriores. Os sistemas digitais so construdos usando tanto circuitos combinacionais como dispositivos de memria (circuitos seqenciais). O mais importante dispositivo de memria o flip-flop (abreviatura FF), construdo a partir de combinao de portas lgicas combinacionais:
Q
Entradas Sada normal

FF Q
Sada invertida

Um flip-flop um dispositivo digital que possui duas sadas Q e Q , que esto sempre em estados opostos: Se Q=1 e Q =0, o FF est no estado 1 ou estado ALTO ou ativado (estado SET). Se Q=0 e Q =1, o FF est no estado 0 ou estado BAIXO ou desativado (estado RESET ou CLEAR). Existem diversos tipos de flip-flops e diferentes entradas de controle que determinam o estado da sada. O FF pode manter o estado de sada aps os sinais de entrada, que produziram o estado atual, mudarem. Desse modo o FF pode armazenar uma informao de 1 bit.

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5.1 Latch com Portas NAND

SET Q

SET 1 0

CLEAR 1 1 0 0

Sada No muda Q=1 Q=0 Invlido

CLEAR ou RESET

1
Q

Smbolo simplificado:

S FF C

5.2 Latch com Portas NOR

SET Q

SET 0 1

CLEAR 0 0 1 1
Q FF

Sada No muda Q=1 Q=0 Invlido

CLEAR ou RESET

0
Q

1
S

Smbolo simplificado:

Obs.: o estado inicial do latch, ao se ligar o circuito, imprevisvel.

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5.4 Sinais de Clock e Flip-Flops Sncronos Os sistemas digitais podem operar sncrona ou assincronamente. Nos sistemas assncronos, as sadas dos circuitos lgicos podem mudar de nvel lgico, sempre que o nvel de uma ou mais entradas mude. Nos sistemas sncronos, os instantes de tempo nos quais as sadas so alteradas so determinados por um sinal chamado clock:
Transio positiva (subida) 1 0 Transio negativa (descida)

Flip-Flops Sncronos: O flip-flop sncrono pode possuir diferentes entradas de controle que deixam o FF pronto para mudar de estado, que ir ocorrer na transio do sinal de CLK.
Q CLK Q Transio positiva (subida) CLK Q Transio negativa (descida) Q

Tempo de Setup e Tempo de Hold:

Entradas de controle e sncronas Entrada de Clock tS Tempo de setup tH Tempo de hold

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5.5 Flip-Flop S-C Sncrono S

S CLK
FF gatilha na transio positiva

C 0 0 1 1
SET

CLK

Sada No muda Q=1 Q=0 Ambguo

0 1 0 1

Q Detector de Transio

CLK C

CLK*
Q CLEAR

Circuito-piloto Circuitos Detector de Transio: CLK

CLK CLK* CLK

LATCH COM NAND

CLK
CLK*

CLK CLK CLK*

CLK CLK CLK*

Retardo provocado pela porta NOT (~nanossegundos)

Nota: Se implementado por portas individuais, necessrio de 3 a 5 inversores 7404 para produzir um atraso suficiente.

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5.6 Flip-Flop J-K Sncrono

J CLK K Q Q

S 0 1 0 1

C 0 0 1 1

CLK

Sada Q0 (no muda) Q=1 Q=0

Q0 (comuta) Q0 = estado anterior Se J = K = 1, o estado da sada muda a cada transio positiva do sinal de CLK, operando no modo comutado (toggle mode). Circuito interno do Flip-Flop J-K Gatilhado:

J Detector de Transio

SET Q

CLK

CLK* Q CLEAR
LATCH COM NAND

5.6 Flip-Flop D Sncrono

D Q

D 0 1

CLK

Q 0 1

CLK Q

O Flip-Flop D possui apenas uma entrada sncrona D (data).

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Implementao do Flip-Flop D:
D CLK S CLK C Q Q D CLK J CLK K Q Q

5.8 Latch D
D ENABLE (EN) SET Q

Q CLEAR
LATCH COM NAND

EN 0 1

D X 0

Q Qo (no muda) 0

EN

1 1 1 X = tanto faz Qo = estado anterior O flip-flop D responde entrada D somente na transio do sinal de clock. No latch D, a sada ir acompanhar a entrada D para EN = 1 (operao transparente) e a sada ser fixa quando EN = 0.

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5.9 Entradas Assncronas As entradas S, C, J, K e D dos FF sncronos, chamadas de entradas de controle, tambm so denominadas de entradas sncronas, em funo de seu efeito ser sincronizado com o sinal de clock. Muitos FFs possuem entradas assncronas, que operam independentes das entradas sncronas e da entrada de clock, e so usados para levar o FF a um determinado estado passando por cima das demais entradas: DC SET 1 0 1 0 DC CLEAR 1 1 0 0 Resposta do FF Operao sncrona* Q=1 Q=0 No usado

DC Q SET CLK DC K CLEAR Q

Designaes para as Entradas Assncronas: Entrada Assncrona SET DC SET PRESET (PRE) SET SD (set direto) Entrada Assncrona CLEAR DC CLEAR CLEAR (CLR) RESET CD (clear direto)

Quando as entradas assncronas forem ativas-BAIXO, utilizase uma barra sobre o nome da entrada para mostrar sua caracterstica de ativa-BAIXO: PRE , CLR

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5.10 Smbolos IEEE/ANSI A simbologia IEEE/ANSI utiliza a letra C para qualquer entrada que mantenha o controle do dispositivo, como a entrada clock ou enable: Latch D:
1D ENABLE D Q 2D ENABLE C Q 3D ENABLE 4D 1D 7475 C1 C2 2D 3D C3 C4 D4 1Q 1Q 2Q 2Q 3Q 3Q 4Q 4Q

Observe que no CI TTL 7475, as entradas enable C1 e C2 esto conectadas internamente, usando um nico pino do CI. Flip-flops J-K gatilhado na transio de subida:
PRE

74LS112
Q S 1J C1 1K R S 2J C2 2K R 1Q

J CLK C

1Q 2Q

K R

CLR

2Q

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5.11 Consideraes Sobre Temporizao de Flip-Flops Tempos de Setup (tS) e Hold (tH):
Entradas de controle e sncronas Entrada de Clock tS tH

Retardos de propagao: CLK CLK

Q tPLH

Q tPHL

Frequncia mxima de Clock, fmax. Tempos de durao dos pulsos ALTO e BAIXO do Clock: 1 CLOCK 0 tW(H) 1
PRE ou CLR

tW(L)

Largura de um pulso assncrono ativo:

0 tW(L)
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Tempos de transio do Clock (caracterstico da famlia lgica): 50ns, TTL e 200ns, CMOS. Valores de parmetros de FFs (em nanosegundos): TTL ts tH tPLH de CLK para Q tPHL de CLK para Q tPLH de CLR para Q tPHL de PRE para Q tW(L) de CLOCK tW(H) de CLOCK tW(L) em PRE ou CLR fMAX do CLOCK (MHz) 20 5 40 25 40 25 37 30 30 15 20 0 24 16 24 16 15 20 15 30 60 0 200 200 225 225 100 100 60 5 CMOS 25 0 31 31 41 41 25 25 25 20 7474 74LS112 4013B 74HC112

5.13 Problemas de Temporizao de Circuitos com Flip-Flops 1

J1 CLK Q1 J2 CLK Q1 K2 Q2 Q2

CLK Q1=J2 Q2 tPLH de Q2

K1

Q2 responder adequadamente ao nvel lgico presente em Q1 antes da transio negativa do clock, desde que tH referente a Q2 seja menor que o retardo de propagao de Q1.
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5.13 Flip-Flop Mestre-Escravo

Antes do desenvolvimento de FFs gatilhados pela transio com tempos de hold nulos ou muito pequenos, os problemas de temporizao eram resolvidos com FFs chamados mestre-escravo (master-slave). Os FFs mestre-escravo so compostos por dois FFs. Na transio positiva do clock os nveis das entradas de controle (D, J, K) so usado para determinar a sada do FF mestre. Na transio negativa do clock o estado do mestre transferido para o FF escravo. O FF mestre-escravo funciona como se fosse um FF gatilhado na transio negativa do clock. No FF mestre-escravo padro as entrada de controle devem permanecer estveis enquando o sinal de clock estiver no nvel alto. Esse problema foi resolvido com os FFs mestreescravo com lockout de dados. Flip-Flop D Mestre-Escravo (se D = Q Filp-Flop T (toggle)): D Q Mestre Q Clock Escravo Q Q

Clock Mestre D Q Clock Escravo Q Os FFs mestre escravo se tornaram obsoletos mas ainda so encontrados na forma padro (7473, 7476 e 74107) e na verso com lockout de dados (74110 e 7411). As novas tecnologias (74LS, 74AS, 74ALS, 74HC, 74HCT) no incluem FFs mestre-escravo.
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5.17 Armazenamento e Transferncia de Informaes

A maior utilizao dos FFs no armazenamento de informaes. As informaes representadas por cdigos binrios so armazenadas em grupos de FFs, denominados registradores. A operao mais freqente com as informaes em registradores a transferncia. Transferncia sncrona de informaes: S CLK C TRANSFER
D J A

S CLK C

A A

D J

CLK K TRANSFER
A A

CLK K
B B

Transferncia de informaes assncrona:

J CLK K

J PRE B CLK

K CLR B

Habilitao de Transferncia

A transferncia de informaes entre registradores pode ser feita em paralelo ou em srie.

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5.18 Registradores de Deslocamento Um registrador de deslocamento um grupo de FFs, ligados de tal forma que os valores binrios armazenados sejam deslocados de um FF para o outro, a cada ocorrncia do pulso de clock:
DATA IN J3 Q3 J2 CLK K2 Q2 Q2 J1 CLK K1 Q1 Q1 J0 CLK K0 Q0 Q0

CLK K3 Q3

A cada pulso de clock, cada FF assume o valor do FF esquerda, imediatamente antes da transio, e Q3 assume o valor da entrada DATA IN. Ex: Transferncia serial do valor binrio 1101 CLK DATA IN Q3 Q2 Q1 Q0 1 0 1 1 1 1 0 1

Nota: os registradores de deslocamento devem ser implementados por FFs gatilhados na transio, que possuam tH menor que o tempo de retardo de propagao entre o clock e a sada, condio que satisfeita na maioria dos FFs modernos.

Na transferncia paralela, toda informao transmitida simultaneamente na ocorrncia de um nico pulso de clock. Na transmisso serial so necessrios N pulsos de clock para transmitir N bits.
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5.19 Diviso e Contagem de Freqncia

J2 CLK

Q2

J1 CLK

Q1

J0 CLK

Q0

K2

Q2

K1

Q1

K0

Q0

Pulso de clock 1 2 3 4 5 6 7 8 9 10 11 12

CLK Q0 Q1 Q2 Diagrama de Transio de Estados: Cada crculo representa um dos possveis estados. Cada seta representa a ocorrncia de um pulso de clock.
110 111

000 001

010

101 100

011

O diagrama de transio de estados ser usado para descrever, analisar e projetar contadores e outros circuitos seqenciais.

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5.21 Dispositivos Schmitt-Trigger Se os tempos de transio forem muito grandes, a sada de um dispositivo lgico comum pode oscilar ou mudar de estado erraticamente. Um dispositivo lgico com entrada Schmitt-trigger produzir uma sada limpa, com transio rpida (da ordem de 10ns): Porta NOT padro Not Schmitt-trigger

VT+ VT-

No dispositivo Schmitt-trigger a sada muda para nvel alto quando a tenso de entrada maior que a tenso de threshold VT+ e muda para nvel baixo quando a tenso de entrada menor que VT-. Exemplo de dispositivos Schmitttrigger: 7414 (6 NOT) e 7413 (2 NAND de 4 entradas). 5.22 Multivibradores Monoestveis
Os multivibradores monoestveis (MM), assim como os FFs, possuem duas sadas, Q e Q , mas, ao contrrios dos FFs, possui apenas um estado estvel, normalmente Q = 0. Ao ser gatilhado, a sada muda de estado por um perodo de tempo fixo tp, determinado por uma constante RC em funo de um resistor e um capacitor externo ao circuito. Este estado denominado estado quase-estvel. Aps o tempo tp, a sada retorna para seu estado quiescente.

Existem dois tipos de MM na forma de CI: no-regatilhvel e regatilhvel.

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Q Entrada de gatilho T MM Q

Sada normalmente Estado Estvel BAIXO Q=0e Q =1 Sada normalmente Estado quaseALTO estvel Q=1e Q =0

RT T

CT

MM no-regatilhvel

Q 0 1 2 3 4 5 6 7 8 9

MM regatilhvel

Dispositivos disponveis no mercado: MM no-regatilhvel: 74121 e 74221 (duplo) MM regatilhvel: 74122 e 74123 (duplo) 74121:
RINT A1 A2 B REXT/CEXT Q
1

&

RI CX RX/CX

T Q

CEXT X indica conexo no lgica

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5.23 Anlise de Circuitos Seqenciais Procedimento para analisar circuitos seqenciais: 1. Examine o diagrama do circuito a procura de estruturas conhecidas como contadores e registradores. 2. Determine os nveis lgicos nas entradas dos FFs antes da incidncia do primeiro pulso de clock. 3. Use estes nveis para determinar o comportamento dos FFs aps a incidncia do primeiro pulso de clock. 4. Repita os passos 2 e 3 para cada pulso de clock subseqente. Exemplo 5.17

J CLK

J CLK

J CLK

Z Clock de 1KHz

Entradas vinda dos FFs

X Y Z

Q T MM Q

CLK W

RT CT tp=3,5ms

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5.24 Multivibrador Astvel

Os flip-flops possuem dois estados estveis e por isso tambm so conhecidos como multivibradores biestveis. J os multivibradores monoestveis recebem essa denominao por possurem apenas um estado estvel. Existe tambm um tipo de multivibrador que no possui nenhum estado estvel, sendo conhecido como multivibrador astvel ou free-running. O multivibrador astvel bastante utilizado para gerar o sinal de clock para os circuitos sncronos.

Oscilador Schmitt-Trigger
+5v R 1 14

2 VOUT

4V 0V

C C 100pF

7414 Frequncia 0,8/RC (R 500) 74LS14 Frequncia 0,8/RC (R 2K) 74HC14 Frequncia 1,2/RC (R 10M)

CI Temporizador 555 como um Multivibrador Astvel

+5V T 4 RA 7 RB
B

8 5V 3 SADA 0V t1 t2 t1 = 0,693RBC t2 = 0,693(RA+RB)C T = t1 + t 2 Frequncia = 1/T RA 1K RA + RB 6,6M C 600pF

B B B

Temporizador

6 2 C 1

555

5 0,01F

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