SISTEMAS LOGICOS Clase #14 : Diseo de Circuitos Secuenciales Sincronos

Dr. Wladimir Rodrguez Departamento de Computacin ULA wladimir@ula.ve

Diseo de Circuitos Secuenciales

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Planteamiento del Problema

Se debe disear un circuito secuencial en la modalidad de reloj (sincrnico ), cuyo diagrama a bloques aparece en la figura adjunta, que disponga de un mecanismo externo de restauracin que, cuando sea necesario, restaurare al circuito al estado inicial .Determinar el diagrama de estados del circuito, de tal manera que genere una salida 1 para un perodo de reloj que coincida slo con la segunda entrada de 0 de un secuencia que se compone exactamente de 2 UNOS (no ms de dos) seguidos por 2 CEROS. Cuando la salida ha sido 1 durante el perodo de reloj, la salida se mantendr en 0 hasta que el circuito se restaure externamente . De la figura se observa que Z = 1 si X tiene la secuencia 1100, el cualquier otro caso Z = 0.
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Diagrama de Bloques

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Carta de Tiempo

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Diagrama de Estado

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Tabla de Estados
Estado presente qv q0 q1 q2 q3 q4 q5
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Estados siguientes x=0 q0,0 q5,0 q3,0 q4,1 q4,0 q5,0

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x=1 q1,0 q2,0 q5,0 q5,0 q4,0 q1,0

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Reduccin de la Tabla de Estados

Por el mtodo de inspeccin .En este mtodo se establece que dos estados son equivalentes si:
1. Son circuitos completamente especificados. Se dice que un circuito es completamente especificado, si partiendo de un estado se conoce a donde llegar (estado siguiente ) y se sabe el valor de la seal de salida con un determinado vector de entrada . 2. Si L(q,x) = L(p,x) donde: L = funcin de salida p, q = estados presentes x = vector de entrada entonces: q = p
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Reduccin de la Tabla de Estados

De la tabla de estados, se observa que q0 y q5 son equivalentes; por tanto, si cumplen con esta regla se puede anular a cualesquiera de los dos. En este ejemplo se eliminar q5, sustituyndolo en todos los casos por q0 Tabla de Estado Reducida x=0 x=1 qv q0 q0,0 q1,0 q1 q0,0 q2,0 q2 q3,0 q0,0 q3 q4,1 q0,0 q4 q4,0 q4,0
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Diagrama de Estado Reducido

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Asignacin de Estados

El siguiente paso consiste en la asignacin de estados, que depende del nmero de estados, las variables de estado requeridas para generar dichos estados y el nmero de multivibradores para obtener las variables de estado. Su relacin est dada por: m = nmero de estados = 5 r = nmero de variables de estado =2r > m 3>5 r = nmero de multivibradores = 2
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Asignacin de Estados

Como 8 > 5, entonces se tienen 3 variables de estado :y2, y1 y y0. Es decir, se requerirn 3 FlipFlops, como se muestra en la figura adjunta, en la cual no se indica el tipo de Flip-Flop, ya que an no se han establecido, lo que significa que podran ser de cualquier tipo.
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Tabla de Asignacin de Estados

y2 0 0 0 0 1 1 1 1
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Tablas de Asignacin de Estados y1 y0 q1v q2v q3v 0 0 x x q0 0 1 x q1 q0 1 0 q2 q1 q0 1 1 q3 q2 q1 0 0 q4 q3 q2 0 1 x q4 q3 1 0 x x q4 1 1 x x x

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q4v x x x q0 q1 q2 q3 q4
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Tabla de Asignacin de Estados

q1v q0 q1 q2 q3 q4 x x x
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y2 0 0 0 0 1 1 1 1

Primera Asignacin q1v y1 y0 x=0 0 0 000,0 0 1 000,0 1 0 010,0 1 1 110,1 0 0 110,0 0 1 xxx,x 1 0 xxx,x 1 1 xxx,x
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x=1 001,0 011,0 000,0 000,0 110,0 xxx,x xxx,x xxx,x

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Tablas de Excitacin Utilizando Flip-Flops JK

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Mapas de Karnaugh

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Mapas de Karnaugh

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Mapas de Karnaugh

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Diagrama del Circuito

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Ejercicio
Se desea disear un circuito secuencial de dos lneas de entrada x1 y x2 y una sola salida z. Si un pulso de reloj llega cuando x1 = 0 y x2 = 0 (00), el circuito debe asumir un estado de restauracin que se puede representar con Q0. Suponer que los siguientes 6 pulsos de reloj, despus de un pulso de restauracin, coinciden con la siguiente secuencia de combinaciones de entrada . Las entradas, representadas por x1 y x2, son 01, 10, 11, 01, 10 y 11. La salida z = 1 coincidiendo con el sexto pulso de esta secuencia de 6 pulsos de reloj, pero z = 0 en todos los otros momentos. El circuito no puede restaurar a Q0 excepto mediante la entrada 00. Definir un estado especial al que puede pasar el circuito una vez que sea imposible que se produzca una secuencia que origine una salida. Por lo tanto, el circuito deber esperar en el estado especial hasta que se restaure. Secuencia : 01 10 11 01 10 11
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Carta de Tiempos

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Diagrama de Estados

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Tabla de Estados

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Diagrama de Estados Reducido

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Tablas de Excitacin Utilizando Flip-Flops D

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Mapas de Karnaugh

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Mapas de Karnaugh

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Diagrama del Circuito

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