Composants combinatoires

Multiplexeur Dcodeur Comparateur Additionneur Mmoire morte

andre.stauffer@epfl.ch

Multiplexeur (MUX)
Multiplexeur 4 1 avec entre de validation

S0 S1 nEN D0 D1 D2 D3

0 1 EN 0 1 2 3

MUX 0 G 3

symbole CEI

Multiplexeur (MUX)
Multiplexeur 4 1 avec entre de validation

operation DISABLE SELECT 0 SELECT 1 SELECT 2 SELECT 3

description Y= Y= Y= Y= Y= 0 D0 D1 D2 D3

EN 0 1 1 1 1

S1 0 0 1 1

S0 0 1 0 1

table des oprations

Multiplexeur (MUX)
Multiplexeur 4 1 avec entre de validation

symbole VHDL

Multiplexeur (MUX)

spcification dentit

Multiplexeur (MUX)

architecture concurrente avec assignement conditionnel

Multiplexeur (MUX)

schma RTL (niveau transfert de registre)

Multiplexeur (MUX)

architecture concurrente avec assignement slectionn

Multiplexeur (MUX)

schma RTL (niveau transfert de registre)

Dcodeur (X/Y)
Dcodeur 2 4 avec entre de validation

X/Y S0 S1 EN 1 2 EN 0 1 2 3 Y0 Y1 Y2 Y3

symbole CEI

Dcodeur (X/Y)
Dcodeur 2 4 avec entre de validation

operation DISABLE DECODE DECODE DECODE DECODE 0 1 2 3

description Y(3:0) = Y(3:0) = Y(3:0) = Y(3:0) = Y(3:0) = 0000 0001 0010 0100 1000

EN 0 1 1 1 1

S1 0 0 1 1

S0 0 1 0 1

table des oprations

Dcodeur (X/Y)
Dcodeur 2 4 avec entre de validation

schma VHDL

Dcodeur (X/Y)

spcification dentit

Dcodeur (X/Y)

architecture concurrente avec assignement slectionn

Dcodeur (X/Y)

schma RTL

Dmultiplexeur (DMUX)
Dmultiplexeur 1 4

S0 S1 EN

DMUX 0 G 0 1 3

0 1 2 3

Y0 Y1 Y2 Y3

symbole CEI

Comparateur (COMP)
Comparateur de deux nombre de 4 bits
COMP 0 1 2 3 < = > 0 1 2 3 Q P P<Q P=Q P>Q

symbole CEI

Comparateur (COMP)
Comparateur de deux nombre de 4 bits

operation COMPARE

description (>,=,<)out = 100 si (P,> in ) > (Q,< in ) (>,=,<)out = 010 si (P,> in ) = (Q,< in ) (>,=,<)out = 001 si (P,> in ) < (Q,< in )

table des oprations

Comparateur (COMP)
Comparateur de deux nombre de 4 bits

schma VHDL

Comparateur (COMP)

spcification dentit

Comparateur (COMP)

architecture concurrente avec assignement conditionnel

Comparateur (COMP)

schma RTL

Additionneur (ADD)
Additionneur de deux nombre de 4 bits avec retenue
ADD 0 A 3 0 B 3 CI CO S 3

symbole CEI

Additionneur (ADD)
Additionneur de deux nombre de 4 bits avec retenue
operation ADD description (CO,S) = A + B + CI

table des oprations et symbole VHDL

Additionneur (ADD)

spcification dentit

Additionneur (ADD)

architecture concurrente flot de donnes

Additionneur (ADD)

schma RTL

Mmoire morte (ROM)

Mmoire morte de 16 mots de 4 bits
ROM A0 A1 A2 A3 0 1 2 3 A 0 15 A Q0 Q1 Q2 Q3

operation READ

description Q = ROM(A)

symbole CEI et table des oprations

Mmoire morte (ROM)

Mmoire morte de 16 mots de 4 bits

symbole VHDL et spcification dentit

Mmoire morte (ROM)

architecture concurrente flot de donnes

Mmoire morte (ROM)

schma RTL

Laboratoire 2
Encodeur de priorit 4 entres avec signaux de validation

ENC IN0 NUM0 IN1 NUM1 IN2 IN3 DET ENI ENO

symbole CEI

Laboratoire 2
Encodeur de priorit 4 entres avec signaux de validation

operation DISABLE ENCODE 3 ENCODE 2 ENCODE 1 ENCODE 0 NO INPUT

description ENO ENO ENO ENO ENO ENO = = = = = = 0, DET 0, DET 0, DET 0, DET 0, DET 1, DET = = = = = = 0, 1, 1, 1, 1, 0, NUM NUM NUM NUM NUM NUM = = = = = = 00 11 10 01 00 00

ENI IN3 IN2 IN1 IN0 0 1 1 1 1 1 1 0 0 0 0 1 0 0 0 1 0 0 1 0

table des oprations

Laboratoire 2
Encodeur de priorit 4 entres avec signaux de validation

symbole VHDL

Laboratoire 2
Encodeur de priorit 4 entres avec signaux de validation

banc de test

Laboratoire 2
Encodeur de priorit 4 entres avec signaux de validation

schma RTL

Laboratoire 2
Encodeur de priorit 8 entres avec signaux de validation
ENC NUM0 IN0 IN1 NUM1 IN2 NUM2 IN3 IN4 IN5 IN6 IN7 DET ENI ENO

symbole CEI

Laboratoire 2
Encodeur de priorit 8 entres avec signaux de validation

symbole VHDL

Laboratoire 2

schma avec bloc dcodeur de sortie

Laboratoire 2

schma logique du dcodeur de sortie

Laboratoire 2

architecture flot de donnes du dcodeur de sortie

Laboratoire 2
Encodeur de priorit 8 entres avec signaux de validation

banc de test

Laboratoire 2
Encodeur de priorit 8 entres avec signaux de validation

schma RTL