1

CURS CIRCUITE INTEGRATE DIGITALE

1.1. Sisteme numerice. Generaliti Sistemele numerice servesc la prelucrarea informaiei numerice efectund asupra ei o succesiune de operaii logice i aritmetice indicat printru-un algoritm. Pot avea o funcionare sincron sau asincron. Sistemele sincrone se caracterizeaz prin faptul c fiecare operaie logic elementar efectuat asupra informaiei se efectueaz ntr-un interval de timp bine determinat. Sistemul poate efectua o operaie elementar asupra informaiei. Sistemele numerice sincrone au o complexitate mai mare i o vitez de lucru mai mic dect cele asincrone. n cazul sistemelor numerice asincrone lipsesc impulsurile de tact, funcionarea decurge tot n conformitate cu un algoritm care emite un semnal care declaneaz operaia urmtoare deci ele sunt mai rapide dar au dezavantajul unei complexiti mai mari a proiectrii. Din acest motiv sistemele numerice funcioneaz sincron sau cvasisincron. Ansamblul de elemente de circuit care servete pentru efectuarea unor operaii logice elementare este denumit circuit logic sau poart. Efectuarea unor operaii mai complexe se realizeaz cu blocuri funcionale care conin un numr mare de circuite logice. Blocurile funcionale conin circuite combinaionale (cnd variabilele de ieire depind numai de valoarea momentan a variabilelor binare de intrare) i blocurile secveniale (cnd variabilele binare de ieire depind att de variabilele de intrare ct i de starea anterioar a circuitului). Starea anterioar se memoreaz cu ajutorul unor celule de memorare. Exist elemente de memorare statice sau dinamice.

1.2. Circuite logice elementare

Circuitele logice funcioneaz n manier binar i servesc pentru implementarea ecuaiilor algebrice logice ( booleene ). Prin implementare se nelege realizarea fizic a unui circuit care poate realiza o anumit funcie logic. Algebra boolean presupune existena a dou cifre, 0 i 1 deci pentru implementare se utilizeaz elemente cu dou stri distincte. n general se vorbete despre o logic de nivel sau impuls .n cazul logicii de nivel exist dou nivele, unul mai ridicat i altul mai sczut, fiecrui nivel atandu-i-se o cifr binar. n logica pozitiv nivelului mai ridicat i se ataaz cifra 1 iar celui mai sczut cifra 0. La logica negativ situaia este invers. De cele mai multe ori, n practic se utilizeaz logica pozitiv. Se mai utilizeaz n practic logica de impuls. Prezena unui impuls semnific cifra 1 iar absena impulsului cifra 0. Se pot utiliza n practic impulsuri pozitive ( logica de impuls pozitiv ) sau impulsuri negative ( logic de impuls negativ ). Cele dou nivele logice se indic prin intervale de tensiune datorit dispersiei de fabricaie
' ' 0 0 .Pentru 1 avem VM Vm iar pentru 0 logic avem VM Vm' .

1.2.1. Funcii logice elementare Orice circuit logic se realizeaz prin interconectarea a trei tipuri de circuite logice simple elementare : SAU , I , NU . a) Circuitul SAU - este un circuit cu dou sau mai multe intrri i cu o singur ieire .El realizeaz funcia de disjuncie sau de sum logic. Funcionarea: ieirea circuitului SAU este pe 1 logic atunci cnd cel puin una din intrri este pe 1 logic. Schema simbolic Tabelul de adevr A B 0 0 0 0 A 0 1 Y B 0 1 C 1 0 1 0 Y=A+B+C 1 1 1 1 Cea mai simpl schem de circuit SAU este cu diod i rezistoare. C 0 1 0 1 0 1 0 1 Y 0 1 1 1 1 1 1 1

A B C

da db dc R Y

v0

v1 v0

La intrare s-a specificat logica folosit. (logic pozitiv).

V0 0 V 1 5V
b) Circuitul I - este un circuit cu dou sau mai multe intrri i o singur ieire .El realizeaz funcia de conjuncie sau de produs logic. Funcionarea : Ieirea circuitului I este pe 1 logic numai dac toate intrrile sunt pe 1 logic. Schema simbolic A 0 0 0 0 1 1 1 1 Tabelul de adevr B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 Y 0 0 0 0 0 0 0 1

A B C

Y=ABC

Exemplu de realizare :

v1 R
A B C

da db dc Y v0

v1 v0 c) Circuitul NU - este3 un circuit cu o singur intrare i o singur ieire i realizeaz funcia de reglare sau complementare. Ieirea este pe 1 logic atunci i numai atunci cnd intrarea nu este pe 1. Schema simbolic Exemplul de realizare v1
A Y Ca RB1

Y=A

ICB0

Rc Y v0 T1

vi v v0
1

RB2

Vb-

Rezistena R B are rolul de a asigura blocarea form a tranzistorului T n condiiile unei

2

rezistene mari de ieire a sursei de semnal i permite evitarea trecerii curentului ICBO prin acesta. Rezistena R B are rolul de a proteja jonciunea BE a tranzistorului T.
1

vi v0 ib

v1 t t

Condensatorul Ca folosete la accelerarea comutrii la apariia unui semnal treapt la intrare. Vb se utilizeaz pentru cazul cnd la intrare tensiunea ar fi Vi =0 s se permit blocarea tranzistorului cu o tensiune suficient de mare pentru a asigura marginea de zgomot. 1.2.2. Funcii logice de dou variabile Principalele funcii logice de dou variabile (care includ i funciile logice elementare) sunt: a) Negaia NU (NOT)
Y=A
A Y

b) Conjuncia I ( AND)

( Y = A B)

Y = A B

A B C

c) Disjuncia SAU (OR)

Y = A B

Y= A+ B

A B C

d) Negarea conjunciei I - NU (NAND)

Y = AB

Y = A B

A B

e) Negarea disjunciei SAU - NU (NOR)

Y = A +B

Y = AB

A B

f) Negarea echivalenei SAU -EXCLUSIV ( XOR ) Y = AB Y=AB A

B

A 0 0 1 1 1.2.3. Relaii elementare Fie A, B, C, deci variabile binare :

B 0 1 0 1

Y 0 1 1 0

A+ 0= A A+1= 1 A+ A = A
A +A =1

A0 = 0 A 1 = A AA = A
AA = 0

A =A

A + ( B + C) = ( A + B) + C A ( B C) = ( A B) C A + B = B+ A A B = B A A ( B + C) = A B + A C
Legile lui DeMorgan :
A + B + C = A B C A B C = A B C

Negnd nc o dat :
A +B +C = A BC

A B C

A B C

A BC = A +B +C

A B C

A B C

2. Famili de circuite integrate pe scar redus

2.1 Parametrii circuitelor logice - se pot mpri n dou categorii :
- caracteristici electrice statice; - caracteristici electrice dinamice. Caracteristicile electrice statice descriu comportarea circuitelor logice n curent continuu sau la variaii lente n timp a tensiunilor i curenilor prin circuit. Caracteristicile electrice dinamice descriu comportarea circuitelor logice la tranziii rapide a semnalelor.

2.1.1. Caracteristici electrice statice

a) Nivelele logice de ( tensiune ) intrare - reprezint intervalele de tensiune pentru care se atribuie nivel logic 0 i nivel logic 1 la intrarea unui circuit. b) Nivelele logice de ieire - reprezint intervalele de tensiune pentru care se atribuie nivel logic 0 i nivel logic 1 la ieirea unui circuit. c) Curenii de intrare - reprezint curenii care se pot nchide prin intrarea circuitului logic pentru nivelele de intrare VIL i VIH . Curenii corespunztori nivelelor VIL i VIH ( IIL i IIH ) sunt n general diferii putnd avea i sensuri diferite. d) Curenii de ieire - reprezint curenii care se pot nchide prin ieirea circuitului logic pentru nivelele logice de ieire VOL i VOH . e) Capacitatea de intrare - este un parametru care caracterizeaz intrrile n circuite logice cu tranzistoare MOS i reprezint capacitatea msurat ntre intrarea circuitului i borna comun. 2.1.2. Caracteristicile electrice dinamice a) Timpul de propagare - reprezint intervalul de timp scurs ntre aplicarea semnalului la intrare i obinerea rspunsului la ieirea circuitului logic. b) Timpul de tranziie - al semnalului de la ieire pentru tranziii de la nivel logic L (Low) i H (High) respectiv invers. n figura urmtoare sunt prezentai timpii de programare i de tranziie pentru un inversor logic.

tTH
L

tTL
H

tpH
L

tpL
H

90 % 50% 10 % 90 % 50% 10 %

2.2. Familia DTL

Poarta fundamental a familiei DTL ndeplinete funcia I - NU. n practic, la realizarea circuitelor integrate exist o serie de restricii : - rezistenele integrate au valori relativ mici. - nu se integreaz condensatoare ( de exemplu condensatoare de accelerare). - extensia marginii de zgomot nu se face cu surse suplimentare rezultnd condiia alimentrii integratului cu o singur surs. n analiza funcionrii porii se fac urmtoarele ipoteze: - tensiunea de deschidere a diodelor : Vdo = 0.6 V. - tensiunea pe o diod deschis: Vd = 0.7 V. - tensiunea pe jonciunea B-E a tranzistorului la deschidere: Vbe = 0.5 V. - tensiunea pe jonciunea B-E a tranzistorului la saturaie: Vbesat = 0.8 V. - tensiunea ntre colector i emitor la saturaie: Vces = 0.2 V. - tensiunea pentru nivel 1 logic: VH = 5 V. - tensiunea pentru nivel logic 0 logic: VL= 0.2 V. Schema porii fundamentale DTL este:
v1 v1 Rc da db dc
5 k

2k ,2

A v1 v
0

IR
P

Y v0

B C

d1

d2

IB IRB Rb
5 k

SI

NU

a) Funcionarea porii fundamentale

Diodele d1 i d2 au rolul de a crete insensibilitatea la zgomot a etajului. Analiza funcionrii porii se face analiznd situaia de la ieire. Cazul I : Presupunem c cel puin o intrare este pe 0 logic.

la intrarea A s-a aplicat V IL . VP = VL + Vd = 0.2 + 0.7 = 0.9 V Tensiunea necesar n punctul P pentru a se deschide tranzistorul T este: VP = Vbe + 2 Vd = 0.5 + 1.2 = 1.7 V > Vp. Rezult c tranzistorul T este blocat i tensiunea la ieire este V0 = V+ = VH. Concluzie : dac cel puin o intrare este pe 0 logic ieirea porii este pe 1 logic. Cazul II : Presupunem c toate intrrile sunt pe 1 logic A = B = C = 1 Diodele da , db, dc, sunt blocate , curentul nchizndu-se prin R , d1 , d2, RB i jonciunea BE a tranzistorului . Considernd tranzistorul saturat : VP = Vbesat + 2Vd = 0.8 + 1.4 = 2.2 V Se observ c diodele de la intrare sunt blocate deoarece potenialul ntre anodul i catodul diodelor este :

A = 0 ; B = C = 1

Vac = VP - VH = 2.2 - 5 = - 2.8 V

Concluzii : dac toate intrrile sunt pe 1 logic ieirea porii e pe 0 logic . b) Determinarea valorii minim a factorului de amplificare static h21e

V + + VP 5 2.2 2.8 = = = 0.56 mA R 5 5 V 0.8V I R B = bcs = = 0.16mA Rb 5 K I R = I R B + I B I B = I R I R B = 0.4mA IR =

10

Valoarea minim a lui h21E astfel nct T s fie saturat :

V + = RC h21 E min I B + Vces h21 E min = V + Vces 4 .8 = 5 .5 RC I B 0 .4 2 .2

c) Determinarea factorului de branament La ieirea unui circuit de acest tip se conecteaz intrrile unor circuite similare. Dac ieirea este n stare VL, pe lng curentul de saturaie ICS se vor trece i curenii de intrare a intrrilor conectate la ieirea lui. Acest fapt limiteaz numrul maxim de intrri conectabile la ieire. Cazul cel mai de favorabil este cnd intrare conectat este pe 0 logic i celelalte intrri a circuitului care conine intrarea respectiv sunt pe 1 logic .n acest caz curentul de intrare al intrrii respective va avea valoarea maxim.
I i = V + Vda V L

1 5 0.7 0.2 = = 0.82 mA R 5

n funcie de valoarea minim a factorului de amplificare (prin tehnologia folosit) se poate determina factorul de branament. De exemplu presupunnd c se poate garanta h21E = 30 se obine :
h21E I B I Csat + N I i I Csat unde

V + V L 5 0.2 = = 2.2mA RC 2.2

N 12 deci n cazul cel mai defavorabil se pot conecta la ieire 12 intrri. d) Determinarea marginii de zgomot
n practic o poart poate funciona n condiiile n care la intrare se pot introduce tensiuni parazite. Marginea de zgomot se determin n dou cazuri : 1. Ieirea porii este pe 1 logic i numai o intrare e pe 0 logic. Am artat c : VP = Vd +VL = 0.9 V din aceste relaii rezult c o tensiune indus: V''P =1.7V V+z =V 'P - VP = 0.8 V poate bloca dioda tranzistorului T , ieirea trecnd n starea 1 logic. n practic, cu ct marginea de zgomot este mai mare, circuitul funcioneaz n condiii industriale mai eficiente. Se fabric circuite logice I-NU cu factorul de branament ridicat prin intercalarea nc a unui tranzistor care mrete curentul de baz. Se fabric i circuite din familia HDTL cu nivele mai mari a tensiunilor de alimentare ( +15V ) i margine de zgomot tipic 7V. Structura porii este asemntoare dar cele dou diode sunt completate cu o diod Zener. e) Posibiliti de obinere a unor funcii logice suplimentare prin cablarea mai multor circuite logice DTL. Un exemplu de cuplare a ieirilor a dou pori este :

11

V+ Rc Y1 T1 Y Y2 T2

V+ Rc Y1 0 0 1 1 Y2 0 1 0 1 Y 0 0 0 1

Y = Y1 Y2

Considernd c avem interconectate M circuite similare i situaia cnd numai o ieire este pe 0 logic i M - 1 ieiri sunt pe 1 logic. n acest caz , rezistena echivalent din colectorul tranzistorului care conduce numai este
RC . M Curentul de colector crete foarte mult i poate duce la distrugerea tranzistorului.
' RC =2.2 k ci RC =

n practic se verific dac : - puterea disipat pe tranzistor nu depete Pdmax . - curentul de colector poate fi acoperit de curentul bazei. Dac condiiile nu sunt ndeplinite nu se poate utiliza schema prezentat. Pentru realizarea cablrii se fabric circuite cu ieirea cu colectorul n gol la care rezistena de colector se pune de utilizator i se poate determina prin calcul funcie de numr de ieiri ce trebuie cablate.

Schema porii

Reprezentarea simbolic :

12

V+ Rc

T RB

Unul din parametrii cei mai importani este timpul de propagare. Exist - tpHL i tpLH al ieirii . De obicei tpLH > tpHL. Se consider t p =
t pLH + t pHL 2

Uzual tp pentru familia DTL este 30 ns. Principalul dezavantaj al circuitelor din familia DTL este timpul de propagare mare datorit ncrcrii lente a capacitii parazite de la ieire prin RC i comutri lente inverse a tranzistorului datorit lui RB mare. 2.3. Familia TTL. Principalele avantaje ale circuitelor integrate din familia TTL sunt : - viteza de comutaie mai mare. - tehnologia de realizare a circuitelor este mai simpl. - pre de cost redus. 2.3.1. Poarta TTL elementar Schema unei pori TTL elementare I - NU este : Rolul tranzistorului T2 este de a mri factorul de branament al porii . a) Analiza funcionrii porii - se face analiznd situaia de la ieire. Cazul I Presupunem c toate intrrile sunt pe 1 logic. A =B = C = 1. Curentul se va nchide prin

13

rezistena R , jonciunea BC a lui T1 , jonciunile BE a lui T2 i T3 rezultnd faptul c T2 i T3 sunt saturate . Potenialul punctului P se poate determina astfel : VP = 2Vbes +Vd = 2 0.8 + 0.7 =2.3 V Tensiunea la ieire este V0 = Vces =0.2V = VL ( dac exist rezisten conectat n colectorul lui T3 ). Se observ c dac toate intrrile sunt pe 1 logic , ieirea Y este pe 0 logic . Cazul II Presupunem c cel puin o intrare este pe 0 logic A = 0 ; B = C = 1. Potenialul punctului P va fi :

' V P = V L + Vbe = 0.2 + 0.7 = 0.9V

Pentru a se deschide cele trei jonciuni nseriate ar trebui ca potenialul n punctul P s fie : ' V P = Vd + 2Vbe = 0.6 + 1 = 1.6V > V P

Rezult c tranzistoarele T2 i T3 sunt blocate. Dac rezistena RC3 este conectat se obine la ieirea tensiunea
V0 = V + = V H = 5V Y = 1

b) Funcionarea n regimul de comutaie n perioada de comutaie a ieirii de la starea VL la VH ntr-un timp foarte scurt, T1 funcioneaz ca tranzistor facilitnd comutarea invers rapid a tranzistoarelor T2 i T3. Presupunnd c cele 3 intrri sunt iniiale n starea 1 rezult Y = 0 .Dac intrarea A trece rapid n 0 logic. Tranzistoarele T2 i T3 nu comut imediat n starea de blocare dorit sarcinilor stocate n bazele lor.
2,3 V 0,9 V

A
5V 0,2V T1 1,6V

T2 T3

n timpul procesului tranzitoriu jonciunea BE a tranzistorului T1 este polarizat direct ( 0.7 V ) n timp ce jonciunea BC este polarizat invers , rezultnd c T1 pe durata procesului tranzitoriu funcioneaz n regiunea activ. n acest caz prin circuitul de colector a lui T1 circul cu curent mare care descarc rapid sarcina acumulat n bazele lui T2 i T3 comutndu-le invers foarte repede i avnd ca rezultat mbuntirea timpului de comutaie. Acest circuit se fabric n varianta OC ( open colector / colector n gol ) . Schema anterioar prezint n continuare timp de propagare relativ mare i puterea consumat de la surs de asemenea relativ mare. O surs important de disipare de energie este RC3. S-a pus problema nlocuirii ei cu un tranzistor sau a creterii valorii ei.

14

n afar de ntrzierea datorit saturaiei , timpul de propagare este afectat i de existena capacitii parazite date de intrrile circuitelor care se conecteaz la ieire. Cu ct numrul de intrri este mai mare , capacitatea parazit este mai mare.
V+

RC
Y
T3

Cp I II

Cazul I La comutarea VH VL ; condensatorul era ncrcat inial la 5V. n momentul comutrii capacitatea CP se descarc peste tranzistorul T3 saturat ( foarte rapid ) . Cazul II La comutarea VL VH , condensatorul era ncrcat iniial la 0.2V. ncrcarea la valoarea 5 V se face prin rezistena RC cu constanta de timp dat de = RC .CP care duce la creterea timpului de propagare. Scderea foarte mult a lui RC duce la creterea consumului porii , RC rmnnd la valoarea minim n 100 1k 2.3.2. Seria TTL standard ( normal )
V+=5V

4K

RC4
1,6 K T4 T2

RC2

0,1 K

T1

D
T3

D1

D2

D3

Cp

RE

v0

1K

Rolul diodelor D1 , D2 , D3 este de a proteja jonciunea BE la semnale de intrare negative.

15

a) Analiza funcionrii porii : Cazul I Presupunem c A = B = C = 1 jonciunea BE a lui T1 este blocat , tranzistoarele T2 i T3 sunt saturate deci V0 0.2 V = V0L Y=0. Tensiunea n baza lui T4 este : Vb 4 = Vbes + Vces = 0.8 + 0.2 = 1V Tensiunea necesare pentru deschiderea lui T4 : Vb' = Vbe + Vd + Vces = 0.5 + 0.6 + 0.2 = 1.3V
3 2 4 4 3

rezult c tranzistorul T4 este blocat. Cazul II Presupunem c cel puin una dintre intrri este pe 0 logic : A = 0 ; B = C = X. n acest caz T2 i T3 sunt blocate V0 =VH = 5V. n regim staionar cu ieirea n gol , tranzistorul T4 i dioda D vor fi la limita conduciei .Se obine :
V0 = V + Vbe 4 Vd = 5 0.5 0.6 = 3.9V

b) Funcionarea n regim de comutaie Presupunnd cazul cnd tensiunea de la ieirea porii trece din 0 logic n 1 logic valoarea iniial a curentului de colector debitat de T4 pentru ncrcarea capacitii parazite CP va fi : V + Vces 4 Vd V L 5 0.2 0.7 0.2 iC 4 = = = 39 mA RC 4 0 .1 n continuare tensiunea de ieire crete, curentul prin T4 scade i V+=5V din saturaie, la T4 iese sfritul perioadei de ncrcare T4 i dioda D ajungnd la limita de conducie. Reducerea la 0 a lui RC4 ( pentru creterea curentului de ncrcare a capacitii parazite CP ) nu este posibil deoarece n momentul comutaiei exist un interval foarte scurt de timp n care att RC R 0,05 R3 H T4 ct i T3 conducVsimultan (2,4 4 intr mai repede n conducie dect iese4 din conducie T3 ), RC4 TK K 0,8 K limitnd curentul de scurtcircuit. Aceast ieire se numete totem - pole ( sau legat ). Sursa de VL T5 alimentare este solicitat la impulsuri de curent n timpul comutrii ieirii din stare Low n High. Se folosesc condensatoare de decuplare pe grupuri de circuite integrate. T 4 Performanele obinute sunt : - tp = 102 ns. T R4 T1 - PC = 10mW/circuit 3,5 deoarece dac unul are ieire pe 0 Circuitele cu ieire totem - pole nu pot fi cablate la ieireK D1 logic i altul pe 1 logic ar fi cvasicircuit.

2.3.3. Seria TTL rapid

Re

R1

R2
0,25 K T3

0,5 K

v0

T6

16

Pentru reducerea n continuare a timpilor de propagare se poate : - crete amplificarea circuitului prin nchiderea unui tranzistor suplimentar ; - folosi un rezistor de valoare mai mic n scopul supracomandrii prin curent a tranzistorului , procedeu care duce la creterea vitezei de comutaie. - utilizarea rezistenei neliniare n scopul evitrii saturaiei profunde a lui T3 . Schema porii fundamentale pentru seria TTL rapid este : Tranzistorul T6 , R1 i R2 joac rolul unei rezistene Re ( neliniare ). Tranzistorul T5 este un amplificator suplimentar de curent i duce la micorarea rezistenei de ieire a circuitului. Prin introducerea jonciunii baz - emitor a lui T5, dioda D nu mai este necesar, rolul ei fiind preluat de jonciune. Utilizarea rezistenei neliniare Re prezint dou avantaje bazate pe faptul c valoarea ei depinde de tensiunea Vbe3.
Re

Considernd c tranzistorul T3 trece din starea blocat n saturat la valori mici a lui Vbe3, curentul din emitorul lui T2 se distribuie preponderent spre T3 accelernd ieirea din starea de blocare, Re fiind mare. Cnd procesul de comutaie este terminat T3 intr n saturaie, Re are valoarea mic i o parte mai mic din Vbe3 curentul de emitor a lui T2 revine tranzistorului T3 mpiedicnd intrarea profund n saturaie a lui T3. Al doilea avantaj al folosirii Re este mbuntirea caracteristicii de transfer. Aceast variant constructiv permite obinerea timpilor de propagare de ordinul tp 6ns dar au dezavantajul puterii consumate de 30 - 60 mw / circ.

2.3.4. Seria TTL Schottoky Circuitele din familia TTL funcionau cu tranzistoare n regim de saturaie. Creterea n continuare a frecvenei la care pot fi utilizate se poate face prin evitarea intrrii n saturaie a

17

tranzistoarelor. Se poate ajunge la valori ale timpilor de propagare de 3 ns, cu puteri disipate de 30 60 mW/circuit. Schema unui circuit logic I - NU din seria Schottky este practic identic cu schema din seria rapid cu deosebirea c toate tranzistoarelor care se pot satura n timpul funcionrii se nlocuiesc cu tranzistoare Schottky iar diodele se nlocuiesc cu diode Schottky. Dioda Schottky este contact ntre un metal i un semiconductor de tip n avnd ca proprieti timpul de stocare foarte mic ( ts 1ns )i faptul c la conducie tensiunea anod - catod are valoarea mai redus dect cele cu Si ( 0.4V). Tranzistorul Schottky este compus dintr-un i tranzistor npn i o diod Schottky. La creterea tensiunii Ucd, tensiunea baz - colector este limitat la maxim 0.4V deci tensiunea UCE a tranzistorului nu poate depi valoarea Vbe - Vds deci tranzistorul T nu are cum s se satureze.
ts t

V+ R

d icd Ucd

Din punct de vedere tehnologic, realizarea diodei Schottky se face prin punerea n legtur a contactului de aluminiu al bazei cu colectorul. Simbolul tranzistorului Schottky este :

2.3.5. Circuitul logic cu 3 stri Din cele prezentate anterior rezult c circuitele cu un tranzistor la ieire are viteza de funcionare mic ns pot fi cablate la ieire spre deosebire de circuitul cu dou tranzistoare la ieire ( totem-pole ) a crui vitez de funcionare este mai mare ns nu poate fi cablat la ieire . Circuitul logic 3 stri combin viteza mare de funcionare cu posibilitatea utilizrii ieirii cablate. Exist circuite cu 3 stri n serii normale, rapide sau Schottky. Circuitul are o intrare n plus numit intrare de validare E ( Enable ) cu ajutorulV+ =5V se creia pot comanda strile circuitului. Rc4 Pentru valoarea E = 0 circuitului funcioneaz ca un circuit I - NU cu ieiri legate ( totem Rc2 R pole ) , ieirea circuitului putnd avea valorile 1 sau 0 . VH Pentru valoarea E = 0 circuitul prezint la ieire impedan ridicat, el fiind practic T4 VL deconectat de la magistrala de ieire. A d T2 B Schema unei pori elementare este : C D
Y T3 RET2 O E 5V 0,1V U0

18

O este un amplificator cu particularitatea c la ieire are un tranzistor astfel nct nivelele de ieire se pot modifica ntre 5V i 0.1 V. Intrarea C este intrarea de comand. a) Analiza funcionrii porii Cazul I : E = 1 La ieirea lui O avem 5 V deci jonciunea corespunztoare intrrii C nu conduce i nu are influen asupra lui T1 . Dioda d va fi blocat rezultnd c circuitul funcioneaz normal ca la schemele descrise anterior, realiznd funcia I - NU. Cazul II : E = 0 Ieirea operatorului O este pe 0.1 V deci intrarea C se pune practic la mas, T2 fiind blocat, T3 este blocat ( nu trece curent prin rezistena RET2 ) Potenialul bazei lui T4 va fi :
V B 4 = Vd + 0.1 = 0.8 V B 4 < 1.1V

adic tensiunea necesar deschiderii a dou jonciunii. Rezult c T4 este blocat deci impedana msurat la ieirea circuitului ntre ieiri i mas este foarte mare, circuitul fiind practic deconectat de la alte circuite n ce privete ieirea. Reprezentarea simbolic
A B E A B E

Poarta cu intrare de validare activ pe 1 Tipuri de operatori fabricai :

A E A E Y Y

Poart cu intrare de validare activ pe 0

A E A E Y Y

Variante neinversoare

Variante inversoare

2.4. Familia ECL ( logic cuplat prin emitor )

19

Performanele obinute de circuitele din aceast familie constau n timpii de propagare 1 4 s la puteri disipate pe poart de pn la 40mw. Circuitul conine numai rezistoare i tranzistoare, poarta fundamental fiind poarta SAU sau SAU - NU . Viteza de funcionare mai ridicat se datoreaz : - comutaiei de curent; - valorii reduse a variaiilor de nivel la ieire; - funcionarea tranzistoarelor care conduc numai n zona activ. Pentru asigurarea compatibilitii de nivele de ieire, anumite valori de tensiuni i rezistenelor trebuie respectate cu precizie. Funcia logic realizat Y=A+B+C

Alimentarea cu tensiuni negative se face pentru : - micorarea influenei asupra circuitului a variaiei sursei de alimentare ; - evitarea distrugerii circuitului n cazul scurtcircuitului unei ieiri la mas;

VC1

RC1 0,27 k

RC2 0,3 k VC2

T3

T1

T1

T1 Vb =- 1,15V

T4

V0H V0L

Y RE 1,18 k RE4 1,5 k V01

Y V02 VE =- 5,2V

a) Analiza funcionrii porii logice Cazul I : Presupunem c A = B = C = 0 = VOL . Presupunem c T1, T'1 , T''1 sunt blocate. n acest caz conduce T2 care este alimentat n baz cu o tensiune obinut de la un divizor compensat cu temperatura i n ipoteza c T2 funcioneaz n zona activ se obine : VE = Vb - 0.7 V = - 1.85 V Curentul de emitor va avea valoarea : V V 5.2 1.85 3.35 IE = E = = 2.84 mA RE 1.18 1.18 Dac se presupune c T2 are ctig de curent suficient de mare i Ib2 este neglijabil rezult c IE2 IC2. Se observ c T3 conduce i Vbe3 0.7 V
VC 2 = I E RC 2 = 0.3 2.84 = 0.85V

20

V01 = VC 2 Vbe 3 = 0.85 0.7 = 1.55V VOH = 1.55V

Dac T1, T'1 , T''1 sunt blocate, prin RC1 trece numai curentul rezidual a lui T1, T'1 , T''1 obinnd :
V02 = I r RC 1 + Vbe 4 = ( 0.05 + 0.7 ) = 0.75V VOH = 0.75V

Excursia de tensiune la ieire ntre cele dou stri este VOH - VOL = 0.8 V rezultnd un timp mai redus la comutarea circuitului. Verificarea ipotezelor fcute se face n urmtoarele cazuri : 1. T1, T'1 , T''1 blocate VC2
-0,85V V0L -1,85V 0,3V
+

T1 -1,85V

T2

0,3V

-1,15V

Marginea de zgomot pentru semnale pozitive este :

Vz =V be V be = 0.5 0.3 = 0.2V

Se observ c jonciunea colector - baz nu e deschis deci tranzistorul T2 nu este saturat. Cazul II : Presupunem c cel puin una din intrrile T1, T'1 , T''1 este n conducie deci se aplic VOH. A = 1 , VOH = -0.75V , rezult c T1 conduce n zona activ , B = C = X. Facem ipoteza c T2 este blocat V E = VOH Vbe 1 = 0.75 0.7 = 1.45V
V + V E 5.2 1.45 = = 3.17 mA RE 1.18 Considernd curentul de baz neglijabil ib1 0. VC 1 = I E RC 1 = 3.17 0.27 0.85V IE =
VO 2 = VC 1 Vbe 4 = 0.85 0.7 = 1.55V = VOL V01 = Vbe 2 I r RC 2 0.75V = VOH

Verificarea ipotezelor fcute se face n urmtoarele cazuri : 1. T2 este blocat Marginea de zgomot pentru semnale negative este :
Vb = -1,15 V T2 0,3V -1,45V

T2 este blocat V Z = Vbe Vbe = 0 ,2V

2. Verificm c T1 nu este saturat : Jonciunea BC este polarizat direct dar nu este -0,85V 0,1V deschis deci T1 nu este saturat.
-0,75V

21

Tranzistoarele T3 i T4 au rolul de a mrii factorul de branament la ieire i prin cderea de tensiune pe jonciune BE asigur compatibilitatea nivelelor de ieire cu cele de intrare. Curentul absorbit de la surs variaz foarte puin la comutarea dintr-o stare n alta deci nu apar vrfuri de curent la comutare. Reprezentarea simbolic :

b)

Realizarea logicii cablate

A B C VE

Y1

Y2

Y1 0 0 1 1

Y2 0 1 0 1

Y 0 1 1 1

Y = Y1 + Y2
Apar problemele de la familia TTL cu un singur tranzistor la ieire deoarece dac Y1 = 0 i Y2 = 1 curentul trece prin 2 rezistene n paralel deci ieirea circuitului se ncarc foarte mult. Se fabric circuite cu emitorul n gol, utilizatorul conectnd o singur rezisten de emitor corespunztoare mai multor ieiri interconectate.
c)

Avantaje
o

o o o o o

timp de propagare mic tp =1 4 ns. existena ieirilor complementare. inexistena vrfurilor de curent la comutare. rezisten de intrare mare. rezisten de ieire mic. factor de branament mare.

d) Dezavantaje o margine de zgomot mic. o variaie mic ntre cele dou nivele logice.

22

o incompatibilitatea integrate.

nivelelor

de

ieire

cu

alte

familii

de

circuite

2.5. Familia I2L ( Integrated Injection Logic ) - 1972

Principalul avantaj al acestei familii este faptul c conine numai tranzistoare, structur ce asigur o tehnologie simpl, fr insule de izolare, o densitate de integrare de aproximativ 10 ori mai mare ca la familia TTL la viteze comparabile. Circuitul fundamental este inversor cu ieiri multicolector. a) Analiza funcionrii circuitului : < < I I. Presupunem c T'2 este saturat, 0 rezult Vces2 0,1 V. T1 T1 C A C n acest caz tranzistorul T2 A
T2
2

V
b e 2

T2

1 C 2 3

este blocat deoarece Vbe = Vces.

2

Tranzistorul T1 funcioneaz ca tranzistor n zona activ pentru c este nesaturat i d curentul de colector al

tranzistorului T2' . Intrarea A e pe 0 logic VOL = 0,1 V. II. Presupunem c T'2 este blocat. n acest caz T2 conduce, Vbe2 = 0,7V. Tranzistorul T1 este saturat i injecteaz curent n baza lui T2 . Rezult c nivelul logic ridicat este VOH = 0,7 V. Prezena tranzistorului T1 de tip PNP are dezavantajul micorrii vitezei de funcionare. Comparaii ntre familia I2L TTL - timp de propagare tp [ ns ] 25 -250 10 2 - densitate de integrare ( tranz./mm ) 200 20 - putere consumat 6nW - 70W 10mW - tensiune de alimentare 1 - 15V 5V V+ << 2 La familia I L diferena dintre VOH i VOL este relativ mic deci cele dou familii nu sunt I0 compatibile. I1 I3 A B=A+ Marginea de zgomot este mai puin bun ca la familia TTL . B Ca exemplu de realizare a altor funcii logice cu ajutorul acestor tipuri de circuite este prezentat schema de mai jos : A A
A B

(B )

23

2.6. Circuite integrate logice cu tranzistoare MOS.

Avantajele tehnologiei MOS fa de tranzistoarele bipolare sunt : densitatea de integrare mult mai mare ( se utilizeaz numai tranzistoare ). puterea consumat de la surs este relativ mic. tensiunea de alimentare poate lua valori ntr-un interval larg, existnd posibilitatea ca prin alegerea tensiunii de alimentare s se realizeze compatibilitatea ntre familia MOS i celelalte familii. curent de intrare foarte mic. dimensiuni reduse. Principalul dezavantaj este viteza de funcionare cu un ordin de mrime mai mic dect n tehnologia cu tranzistoare bipolare datorit capacitilor parazite de substrat i capacitilor parazite de ieire. Se obin timpi de propagare de ordinul tp = ( nx10 nx100 ) ns 2.6.1. Familia MOS. De obicei n cadrul acestei familii se folosesc tranzistoare MOS cu canal n care permit alimentarea cu tensiuni pozitive fa de mas, i fiind vorba de tranzistoare care funcioneaz prin mbogire de purttori au caracteristica prezentnd avantajul VGS blocrii prin aplicarea unei tensiuni nule pe Vp gril. Circuitul fundamental este inversorul care cuprinde dou tranzistoare, unul de comand i unul de sarcin, ambele cu canal n. Tranzistorul T2 este n permanen n conducie i prezint o rezisten ntre surs i dren dependent de dimensiunile canalului.

Id

24

V+D

T2 V

Vi

T1

Cp

V0

Analiza funcionrii n regim de comutaie se face innd seama de capacitatea parazit Cp . 1. Presupunem c ieirea trece din stare VOH VOL. Aceasta se face prin intrarea n conducie a lui T1 i prin descrcarea relativ rapid a capacitii CP peste Rds1 ( rON1 ).

Timpul de descrcare td = Cp rON este de obicei mic pentru c rON este mic. 2. Presupunem c ieirea trece din starea VOL n VOH . Tranzistorul T1 se blocheaz iar capacitatea parazit se ncarc prin intermediul rezistenei rON2 de valoare mare. Timpul de ncrcare t d = Cp

ON2

este mai mare deci comutarea jossus se face mult mai ncet.

Vi t V0

a) Realizarea altor funcii logice cu ajutorul porii fundamentale.

VG VD T2

1. Circuitul I -NU.
Y = A B

A 0 T1 0 1
T1

B 0 1 0

Y 1 1 1

25

Tensiunea VG se ia mai mare ca VD pentru a determina o excursie mare de tensiune la ieire cnd T1, T1' sunt blocate. VOL corespunde tensiunii pe ambele tranzistoare n conducie deci constructiv se alege raportul
Z mai mare pentru ca VOL s fie ct mai mic. L

2. Circuitul SAU - NU.

VG VD

Y = A+B

T1

T1

A 0 0 1 1

B 0 1 0 1

Y 1 0 0 0

n mod uzual timpul de propagare la un inversor din familia MOS este tp = 300 ns datorit frontului cresctor al tensiunii de

ieire. Puterea consumat este tipic 1mW. Dezavantajele: - putere relativ mare consumat ( fa de familia CMOS, I2L) - viteza de funcionare relativ mai sczut. Toate circuitele din familia MOS - CMOS sunt prevzute la intrare cu diode care protejeaz stratul gril - substrat de strpungere n cazul ncrcrii electrostatice a grilei i de asemenea se protejeaz intrarea n cazul aplicrii accidentale a unor tensiuni negative. 2.6.2. Familia CMOS. - puterea consumat mult mai mic ( nx1W ) n regim static. - timpi de propagare mai V+ redus ( 50ns ). D Poarta fundamental este intervalul care utilizeaz tranzistoare complementare ( primul cu canal n i al D doilea cu canal p ).
2

T2

p Y Id

A Vi

T1 D1

Cp

26

V0 VGS Vpp Vpm

Diodele D1 i D2 protejeaz intrrile. D2 protejeaz tranzistorul T2 n cazul aplicrii unei tensiuni de intrare Vi > V+D. Ca i la tranzistoarele bipolare la, aceeai geometrie a canalului, tranzistoarele de tip n se comport mai bine dect cele de tip p n ce privete : - comportarea cu frecvena. - conductana de transfer. - rezistena n stare de conducie mare. n practic L = 3 L T T
2

a) Funcionarea porii fundamentale 1. Presupunem c A = 1 Vi V+D, tranzistorul T1 este n conducie, T2 blocat i tensiunea de la ieire V0 = VOL 0; Y = 0. Presupunem c A = 0 Vi 0 ; T2 conduce, V0 = VOH VD ; Y = 1. Se observ c Y = A Se observ c n regim static nu exist situaie n care s conduc ambele tranzistoare, deci s se consume putere de la surs. Practic n acest caz puterea consumat este doar cea necesar ncrcrii capacitilor parazite de la ieire ( cnd T2 conduce ). n regim dinamic exist un interval de timp ( de ordin ns ) cnd conduc ambele tranzistoare .Aceasta explic creterea puterii consumate de la surs odat cu creterea frecvenei impulsurilor de la intrare.Alt avantaj al acestei familii este faptul c ncrcarea i descrcarea capacitii parazite se face prin rezistene dren - surs aproximativ egale i de valori mici ceea ce micoreaz constanta de timp fa de familia MOS la trecerea jos - sus a ieirii b) Realizarea altor funcii logice cu ajutorul porii fundamentale .

27

1.

Circuitul I - NU.

V+D

T2

T2 Y = A B

A 0 0 1 1
Y = A B

B 0 1 0 1

Y 1 1 1 0

T1 T1 B

2. Circuitul SAU - NU.

V+D T2

A 0 0 1 1
Y = A+B

B 0 1 0 1

Y 1 0 0 0

T2 Y = A+B

T1

T1

Notnd cu n numrul de intrri ai unei pori, pentru circuitele din familia MOS se folosesc n + 1 tranzistoare iar pentru circuitele din familia CMOS se folosesc 2n tranzistoare.

3. NUMRTOARE

28

3.1. Generaliti. Definiii Un numrtor este un circuit electronic care numr impulsurile aplicate la intrarea sa. Aceste circuite pot fi clasificate dup mai multe criterii : a) dup modul n care i modific coninutul exist : - numrtoare directe caracterizate prin faptul c i cresc coninutul cu cte o unitate la fiecare impuls aplicat la intrare. - numrtoare inverse la care coninutul scade cu cte o unitate la fiecare impuls aplicat la intrare. - numrtoare reversibile care numr n sens direct sau invers n funcie de o comand aplicat din exterior. b) dup modul de funcionare exist : - numrtoare asincrone caracterizate prin faptul c celulele binare din care sunt constituite nu comut simultan sub aciunea unui impuls de tact aplicat tuturor celulelor. - numrtoare sincrone caracterizate prin faptul c toate celulele binare din care este constituit numrtorul comut simultan sub aciunea unui impuls de tact aplicat tuturor celulelor. n general, numrtoarele se realizeaz cu celule binare de tip T care au proprietatea esenial c realizeaz o divizare cu 2. Prin interconectarea adecvat a n astfel de celule se obine schema unui numrtor care poate fi privit i ca un circuit secvenial cu un numr de stri distincte. Fiecrei stri i se poate asocia un cod binar de lungime n, reprezentnd coninutul celor n celule binare pentru starea dat a numrtorului. Numrul strilor distincte posibile ale unui numrtor format din n celule binare este 2n. De multe ori ns din cele 2n stri posibile se sar un numr de k stri rezultnd un numrtor cu p = 2n - k stri distincte. Capacitatea unui numrtor reprezint numrul de stri distincte pe care le are. Revenirea numrtorului n starea iniial 0 este nsoit de apariia unui impuls pe ieirea acestuia. Se definete factorul de divizare al numrtorului prin raportul dintre numrul impulsurilor de la intrare i numrul impulsurilor de la ieire. 3.2. Registre de deplasare Aa cum bistabilul este o celul elementar de memorie pentru un bit, pentru memorarea mai multor cuvinte binare se pot utiliza mai multe bistabile interconectate. Necesitatea interconectrii apare pentru a facilita nscrierea i citirea informaiei dintr-un astfel de registru. Citirea n serie necesit citirea bit cu bit a informaiei nregistrate, deci o deplasare bit cu bit. Citirea paralel este mai simpl deoarece la un moment se pot citi toi biii o dat, existnd accesul simultan la fiecare bit.

29

Se prezint de exemplu un registru de deplasare de la stnga la dreapta n care se consider c este vorba de un registru de un cuvnt binar de 8 bii. Schema registrului este :
Validar e Pr4 Q4 Pr3 Q3 Pr2 Q2 Pr1 Q1 Pr0 Q0 Ieire serie

Intrar e serie

J TK K

S Q 4

J TK

S Q 3

J TK

S Q 2

J TK

S Q 1

J TK

S Q 0

Q4

Q3

Q2

Q1

Q0

TK
C l

Fig. 3.1. Notnd Q0 , Q1 , Q2 , Q3 , Q4 ieirile de date, se observ c, deoarece Q4 este un bistabil de tip D i Q3 , Q2 , Q1 , Q0 sunt bistabili JK - MS sensul de transfer al datelor la fiecare impuls de tact este de la stnga la dreapta. nscrierea datelor se poate face fie prin format paralel ( se nscrie informaia de la unitile Pr4 , Pr3 , Pr2 , Pr1 , Pr0 ) n condiiile n care intrarea C l este pe 1 logic i apare frontul descresctor al semnalului de tact Tk, fie n format serie. Cuvntul de ieire paralel poate fi citit oricnd. Pentru nscrierea n format serie a datelor se procedeaz n modul urmtor: - se aplic un impuls de tergere C l = 0. - se aplic la intrarea serie a registrului bit cu bit, n tacte succesive ncepnd cu cel mai puin semnificativ bit, cuvntul binar ce urmeaz a fi memorat. - sincron cu aplicarea celor n bii, la intrarea de tact se aplic cte un impuls de tact pentru fiecare din cei n bii. nscrierea datelor se face astfel : - pe frontul ridictor al impulsului de tact informaia trece n seciunea Master. - pe frontul cobortor, informaia trece din seciunea Master n seciunea Slave, fiind prezent la ieire. Considernd c se dorete s se nscrie n registru n modul serial numrul 10011 LSB. Tabelul care prezint starea ieirilor i datele de la intrarea serial n funcie de numrul tactului prezent la intrarea de tact este prezentat n continuare. Numrul de tact 0 1 2 3 4 Bit intrare 0 1 1 0 0 Q4 0 1 1 0 0 Q3 0 0 1 1 0 Q2 0 0 0 1 1 Q1 0 0 0 0 1 Q0 0 0 0 0 0

30

Utilizri: - memorarea unui numr binar cu un numr de bii corespunztor lungimii registrului, - conversia informaiei paralel-serie i serie-paralel, - ntrzierea cu t =(n-1) T n transmiterea unui cuvnt, unde n reprezint numrul de bii al registrului, - se pot realiza numrtoare sau divizoare de frecven, - exist posibilitatea comandrii sensului de deplasare a datelor cu ajutorul unui semnal exterior, - dac se leag ieirea Q0 la intrarea serie al registrului i se aplic n permanen impulsuri de tact se obine o memorie pentru un circuit cu reciclarea informaiei. De exemplu se prezint numrtorul n inel :
S Q Q4 S Q Q3 S Q Q2 S Q Q1 S Q Q0

TK Q4 K Q R

TK Q3 K Q R

TK Q2 K Q R

TK Q1 K Q R

TK Q0 K Q R

Fig. 3.2. Iniial se nscrie n registru informaia 00001. Din momentul aplicrii impulsurilor de tact informaia ncepe s se recircule, starea numrtorului fiind descris de tabelul de funcionare: Tk 1 2 3 4 5 6 Q4 0 1 0 0 0 0 Q3 0 0 1 0 0 0 Q2 0 0 0 1 0 0 Q1 0 0 0 0 1 0 Q0 1 0 0 0 0 1

Se observ c dup 5 impulsuri de tact numrtorul revine n starea iniial. La fiecare ieire se obine 1 logic un interval de timp egal cu perioada impulsurilor de tact i care se repet cu o perioad egal cu de 5 ori perioada impulsurilor de tact . Dac f Tk este frecvena impulsurilor de tact, la orice ieire a circuitului se obin impulsuri cu f o frecven de f = Tk (n=5). n practic se mai utilizeaz numrtorul n inel Johnson, care n are n principiu aceeai structur cu cea a numrtorului n inel cu deosebirea c la intrarea serie se leag ieirea Q0 iar starea iniial este 00000. Tabelul de funcionare corespunztor este: Tk 0 1 Q4 0 1 Q3 0 0 Q2 0 0 Q1 0 0 Q0 0 0

31

2 3 4 5 6 7 8 9 10

1 1 1 1 0 0 0 0 0

1 1 1 1 1 0 0 0 0

0 1 1 1 1 1 0 0 0

0 0 1 1 1 1 1 0 0

0 0 0 1 1 1 1 1 0

Se observ c numrtorul prezentat realizeaz o divizare a semnalelor de tact cu 10. Dezavantajele numrtoarelor n inel const n utilizarea ineficient a bistabilelor n sensul c un astfel de numrtor poate fi folosit pentru numrarea pn la 5 sau 10 n timp ce cu ajutorul a 5 bistabile se pot obine 25 stri distincte ale ansamblului .

3.3. Numrtoare binare asincrone

Numrtoarele binare asincrone se realizeaz cu celule binare de tip T i se bazeaz pe proprietatea acestora de a divide cu 2 tranziiile active ( 1 0 ) aplicate la intrare. Impulsurile de tact nu se aplic simultan tuturor bistabilelor ci doar primului bistabil, tactul bistabilelor urmtoare fiind determinat de ieirile bistabilelor anterioare. 3.3.1. Numrtor binar asincron direct Numrtorul binar asincron direct se obine prin interconectarea mai multor celule de tip T n care ieirea Qi a uneia este legat la intrarea de tact a celulei urmtoare. Pentru exemplificare se prezint schema unui numrtor binar asincron realizat cu 4 bistabile. Intrarea C r , activ pe o logic este utilizat pentru aducerea la 0 a numrtorului. lea Exist numrtoare cu posibilitatea ncrcrii n paralel ( iniializare ) astfel ca n momentul nceperii numrrii, numrarea s se fac ncepnd de la o anumit valoare prestabilit.
Q0 Q0 Q0 Q1 Q0 Q2 Q0 Q3

J Tk CK K
Clear T =1

J CK

J CK

J CK

Fig. 3.3. Modificarea strii la ieire a unui bistabil are loc doar pe tranziia SUS JOS a semnalului aplicat la intrarea de date. La tranziia JOS SUS are loc nscrierea bitului corespunztor de la intrarea bistabilului n seciunea Master. Considernd c iniial, nainte de aplicarea primului impuls de tact a fost activat semnalul C r , tabelul de funcionare care caracterizeaz funcionarea numrtorului este: lea Numrul Q3 Q2 Q1 Q0

32

impulsului de tact 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0

0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0

0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0

0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0

Se observ c tranziia 0 1 a unei ieiri nu afecteaz starea bistabilului urmtor n timp ce tranziia din 1 0 a unei ieiri comand schimbarea strii bistabilului urmtor. n figura 5.4 sunt prezentate diagramele de timp corespunztoare funcionrii numrtorului.
Tk

Q0

Q1

Q2

t Q3

Fig. 3.4. Din examinarea diagramelor temporale se observ c numrul de impulsuri prezente la intrarea de tact pn la un moment dat este dat de relaia :
N x = Q3 2 3 + Q2 2 2 + Q1 21 + Q0 2 0 Numrtorul reprezentat are 4 bistabili deci va avea 24 = 16 stri distincte.

33

Citirea strii numrtorului se poate face fie direct n binar, fie utiliznd un decodificator binar - zecimal. Structura numrtorului poate fi privit i ca un circuit de divizare dac se urmrete semnalul de pe o singur ieire. Astfel se observ c semnalul de la ieirea Q0 este semnalul de tact divizat cu 2, semnalul de la ieirea Q1 este semnalul de tact divizat cu 4, de la ieirea Q2 este semnalul de tact divizat cu 8 i cel de la ieirea Q3 este semnalul de tact divizat cu 16. 3.3.2. Numrtor binar asincron invers Numrtorul binar asincron invers se obine prin interconectarea mai multor bistabili de tip T n care ieirile Qi se conecteaz la intrrile de tact a celulelor urmtoare. Pentru exemplificare se prezint schema unui numrtor binar asincron invers cu trei bistabili, care are deci numrul de stri distincte 23 = 8 stri.
Q0 Q1 Q2

J TK TK K 1 Clear R

J TK

J TK

Fig. 3.5. Fig. 3.6.

Q0

Q1

Q2

t Q3

Deosebirea fa de numrtorul direct este doar faptul c legtura de la o celul la alta se face la ieirea Qi la intrarea de tact n timp ce citirea datelor se face la fel ca nainte, de la ieirile bistabilului.

34

Diagramele de timp corespunztoare funcionrii numrtorului sunt prezentate n figura urmtoare.

Q2 Q1 Q0

Q2

Q1

Q0

111 000 001 010 011 100 000 111 110 101 100 011 0 7 6 5 4 3

101 110 111 010 001 111 2 1 0

3.3.3. Numrtorul binar asincron reversibil Schema de numrtoare direct i invers prezente anterior pot fi cuplate ntr-o singur schem prin intercalare unor multiplexoare cu dou intrri i o intrare de selecie ntre celulele binare ( bistabile ). La intrrile multiplexoarelor se aduc semnalele Qi i Qi , ieirea lor conectndu-se la intrarea de tact a celulei urmtoare. Pentru exemplificare se prezint schema unui numrtor asincron reversibil cu trei celule:
Q0 Q1 Q2

J TK TK K Clear SUS/JOS 1

Q0

0 MU X

J TK K

Q1

0 MU X

J TK K

Q2

Q0

Q1

Q2

Fig. 3.7.

Rolul multiplexoarelor MUX este de a conecta la intrrile de tact a celulelor urmtoarele fie ieirea Q fie Q ( n funcie de codul de selecie A ) a circuitelor bistabile precedente. Dac intrarea de comand SUS / JOS este pe nivel 0 logic, multiplexoarele selecteaz canalul 0 la ieire deci ieirile Q vor fi conectate la intrrile de tact urmtoarele i deci numrtorul va funciona n sens direct. Dac intrarea de comand este pe 1 logic, este selectat canalul 1 deci ieirile Q vor fi conectate la intrrile de tact a celulelor urmtoare deci numrtorul va funciona invers.

3.4. Numrtoare binare sincrone

La aceste numrtoare toate celulele binare componente comut simultan la aciunea unui impuls de tact comun aplicat tuturor celulelor. n cazul numrtoarelor asincrone, frecvena maxim de lucru depinde de timpul de propagare a transportului de la intrare la ieire. Intervalul de timp de la aplicarea unui impuls de tact i pn la stabilirea strii finale a numrtorului este denumit timp de propagare. Deoarece n cazul numrtoarelor asincrone impulsul de tact nu se aplic simultan la toate bistabilele ci numai la primul bistabil, pentru celelalte, semnalul de tac este furnizat de ieirea

35

celui anterior, procesul tranzitoriu de stabilirea strii finale a numrtorului depinznd de numrul de bistabile basculante i de ntrzierile ntre ieirea Q i intrarea TK a fiecrui bistabil. n cazul cel mai defavorabil, durata maxim a procesului tranzitoriu pentru 4 bistabile este maxim dac nainte de aplicarea impulsurilor de tact toate bistabilele erau pe 1, ele trecnd pe 0 logic. n acest caz timpul total de propagare este maxim : tp = 4TP ( Tk - Q ) Dac frecvena impulsurilor de tact crete, se poate ajunge la situaia n care n momentul n care se aplic un impuls de tact, procesul de stabilire a trii finale a numrtorului n urma aplicrii impulsului de tact precedent s nu fie terminat, deci s fie imposibil citirea strii numrtorului ntre dou impulsuri de tact. n cazul numrtoarelor sincrone, datorit faptului c impulsurile de tact se aplic simultan la toate bistabilele, rezult c durata procesului tranzitoriu de stabilire a strii finale a numrtorului este determinat de timpul de propagare al unui singur bistabil i de timpul de propagare a circuitelor suplimentare folosite. n practic se utilizeaz dou tipuri de numrtoare sincrone. a) numrtoare sincrone cu propagarea transportului n serie. b) numrtoare sincrone cu propagarea transportului n paralel ( mai rapide ). 3.4.1. Numrtor binar sincron de tip serie. Schema acestui numrtor mpreun cu tabelul de adevr pe care l realizeaz sunt reprezentate n figura urmtoare.
Q0 Q1 Q2 P2 Q2 CBB2 K2 CK Q3 CBB3 K3 CK Q3

P1 1 J0 Q0 CBB0 K0 Tact CK J1 Q1 CBB1 K1 CK J2

J3

Fig. 5.8. Din examinarea celulei de tip T se tie c acestea basculeaz dac are ntrrile pe 1 logic ( J = K = 1 ) i i se aplic un impuls de tact. n aceast schem intrrile de tact ale bistabilelor au fost legate mpreun formnd intrarea numrtorului. Tabelul de adevr rezultat este : Numr impuls 0 1

Q3 0 0

Q2 0 0

Q1 0 0

Q0 0 1

36

2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

0 0 0 0 0 0 1 1 1 1 1 1 1 1 0

0 0 1 1 1 1 0 0 0 0 1 1 1 1 0

1 1 0 0 1 1 0 0 1 1 0 0 1 1 0

0 1 0 1 0 1 0 1 0 1 0 1 0 1 0

Din tabelul de adevr rezult c : - CBB0 trebuie s basculeze la fiecare impuls aplicat la intrare, deci intrrile sale trebuie s fie pe 1 logic. - CBB1 basculeaz din dou n dou impulsuri aplicate la intrare adic numai cnd coloana Q0 = 1. n consecin rezult necesitatea legrii intrrilor J1 i K1 la intrarea Q0. - CBB2 basculeaz din patru n patru impulsuri aplicate la intrare adic atunci cnd att Q0 ct i Q1 sunt n stare 1. Acesta este asigurat de poarta P1 la ieirea creia se leag intrrile J2 i K2. - n mod asemntor rezult c CBB3 va bascula cnd Q0 = Q1 = Q2 = 1, comanda asigurat de poarta P2 . ntrzierea total n rspunsul numrtorului sincron de tip serie se poate determina astfel : - pentru un singur bistabil, timpul de propagare este intervalul de timp dintre apariia frontului cresctor al tactului i momentul stabilirii ieirii pe valoarea corespunztoare TP ( Tk Q ). - n total existnd n - 2 bistabile a cror intrri sunt ieirile unor pori I, rezultnd c ntrzierea total n rspuns este dat de relaia : Ttranz = TP ( Tk Q ) + ( n - 2 )Tpoart , valoarea care limiteaz frecvena maxim de lucru. Se observ c cu ct reprezentarea se face cu un numr mai mare de bii ( crete ), frecvena maxim de lucru scade. Creterea vitezei de lucru, n continuare se poate face prin creterea complexitii schemei acestuia. 3.4.2. Numrtor binar sincron de tip paralel Mrirea suplimentar a vitezei de lucru a numrtorului sincron se poate obine dac porile I dintre celule nu se mai leag n cascad ca n schema de tip serie ci fiecare poart I este cuplat direct la ieirile bistabilelor care condiioneaz structura :
Q0 Q1 P1 la J2, K2 Q0 Q1 Q2 P2

la J3, K3

Fig. 3.9.

Fig. 3.10.

Schema rezultat a numrtorului este prezentat n figura urmtoare. n acest caz ntrzierea total este dat de relaia :

37

Ttranz = TP ( Tk Q ) + Tpoart
Q0 Q1 Q2 P2 P1 1 J0 Q0 J1 Q1 J2 Q2 J3 Q3 Q3

K0 Tact

CK

K1

CK

K2

CK

K3

CK

Fig. 3.11. Acest tip de numrtor este cel mai rapid dintre toate cele examinate pn acum. Dezavantajul schemei const n faptul c porile I consecutive au cte o intrare n plus iar fiecare poart de comand nou introdus mrete cu cte o unitate gradul de ncrcare a bistabilelor. Fiecare ncrcare suplimentar a bistabilelor mrete timpul lor de basculare deci va reduce frecvena de lucru a numrtorului. 3.4.3. Numrtor binar sincron reversibil Nmrtorul binar sincron se fabric n general sub form de numrtoare reversibile. Fa de schemele de numrtoare sincrone precedente apar urmtoarele modificri: - intrrile J,K ale tuturor bistabilelor sunt la nivel logic 1 iar impulsul de tact este dirijat prin intermediul unor pori spre celulele ce trebuie s basculeze conform tabelelei de funcionare.

38

bascularea celulelor binare se produce la tranziia 0 1 a semnalului pe una din intrrile de tact CU ( COUNT UP ) pentru numrare direct respectiv CD ( COUNT DOWN ) pentru numrare invers. Schema numrtorului reversibil este urmtoarea.
CU I1 Q0 P1 Q0 Q1 P3 Q0 Q1 Q2 P5 Q Q10 Q2 Q3 P7 CY

1 S1 1

J Ck K

Q0

1 S2

J Ck K

Q1

1 S3

J Ck K

Q2

1 S4

P J Ck K
Q Q1 0 Q2 Q3

Q3

R
CD I2 Q0

Q0

R
P2 Q Q10

Q1

R
P4 Q Q1 0 Q2

Q2

Q3 R
P8 BR

P6

Fig. 3.12. Sensul de numrare este determinat de intrarea activ n timp ce cealalt intrare este pe 1 logic. Ca exemplu se consider cazul numrrii directe, pe borna CD se aplic semnalul 1. Dup negarea semnalului de ctre inversorul I2 se obine 0 logic, care blocheaz poriile P2, P4, i P6 ( ieirile porilor trec pe 0 logic ) deci porile SAU ( S1, S2, S3, S4 ) vor fi deschise. Impulsurile ce urmeaz a fi numrate se aplic la borna CU, sunt negate de inversorul I1 i aplicate porilor P1, P3 i P5. nainte de aplicarea primului impuls toate ieirile bistabilelor vor fi pe 0 logic, deci ieirile porilor P1, P3 i P5 vor fi blocate. n momentul tranziiei din 0 1 a primului impuls aplicat pe intrare, inversat de circuitul I1 se aplic primului bistabil prin poarta S1. Primul bistabil basculeaz, trecnd n starea Q0 = 1. Al doilea impuls aplicat la intrare se va dirija att spre primul bistabil prin S1 ct i spre cel de al doilea prin poarta P1 (deschis de Q0 ) i S2. n consecin starea numrtorului va fi: Q0 = 0; Q1 = 1; Q2 = 0; Q3 = 0. Numrtorul mai este prevzut cu dou pori suplimentare de tip I - NU ( P7 i P8 ) pentru generarea comenzilor: - CARRY ( CY ) - cnd numrtorul se umple. Q0 = Q1 = Q2 =Q3 = 1. - BORROW ( BR ) - cnd numrtorul se golete. Q0 = Q1 = Q2 =Q3 = 0. Petru a oferi o flexibilitate maxim a schemei, celulele de baz sunt bistabile JK-MS cu intrri prioritare de preselecie i de tergere.

39

Folosind aceste intrri ntr-o conexiune ca n figura de mai jos, se poate realiza att ncrcarea paralel a bistabilelor numrrtorului cu o valoare iniial, ct i tergerea numrtorului.
Intrare paralel P1 PRESET (P)

Load

P2

Clear

P3

RESET (R)

Fig. 3.13. Operaia de ncrcare este independent de intrrile de tact i se realizeaz dac intrarea de ncrcare ( LOAD ) este pe 0 logic. Circuitul mai este prevzut i cu o intrare prioritar de tergere ( CLEAR ) care foreaz ieirea n starea Q = 0 atunci cnd pe aceast born se aplic nivel 1. Schema bloc complet a numrtorului binar sincron reversibil este:

CU AI BI CY CD LOAD CLEAR BY Q0 Q1

CI

DI

Q2

Q3

Fig. 3.14.

3.5. Numrtoare modulo p 2n

3.5.1. Snteza numrtorului modulo p 2n Numrtoarele prezentate anterior erau numrtoare modulo 2n, caracterizate prin faptul c plecnd dintr-o stare iniial arbitrar acesta va evolua astfel nct va trece prin toate cele 2n stri posibile. n cazul n care se dorete realizarea unui numrtor modulo p se procedeaz astfel: - se determin numrul minim de celule binare necesare pentru realizarea numrtorului cu relaia: 2n p - se interconeacteaz celulele numrtorului astfel nct din cele 2n stri posibile s se omit 2n - p stri.

40

Ca exemplu se cere s se gseasc structura unui numrtor modulo 5 ( p = 5 ). Din relaia precedent obinem: 2n 5 n = 3 deci realizarea numrtorului modulo 5 necesit interconectarea a trei celule binare. Numrul strilor omise va fi 23 - 5 = 3. Pentru sinteza numrtorului modulo 5 se folosesc bistabile JK Master-Slave interconectate ntr-o schem de numrtor sincron. Tabelul de adevr al circuitului JK - MS i tabelul rescris ntr-o form mai convenabil este: J 0 0 1 1 Qn 0 0 1 1 Qn+1 0 1 0 1 K 0 1 0 1 J 0 1 x x Qn+1 Qn 0 1
Qn

K x x 1 0

Pe baza analizei funcionrii celulei JK - MS fcut anterior se poate ntocmi un tabel care indic evoluia numrtorului modulo p = 5 mpreun cu comenzile ce trebuie aplicate celor trei bistabile. Numr impuls 0 1 2 3 4 5 6 7 8 Q2 0 0 0 0 1 0 Q1 0 0 1 1 0 0 Q0 0 1 0 1 0 0 J2 0 0 0 1 x x x x x K2 x x x x 1 x x x x J1 0 1 x x 0 x x x x K1 x x 0 1 x x x x x J0 1 x 1 x 0 x x x x K0 x 1 x 1 x x x x x

Din tabel rezult funciile pentru semnalele de comand: J2 = Q1 J1 = Q0 J0 = Q 2

K2 = 1 K1 = Q0 K0 = 1

41

Din aceste relaii rezult modul n care trebuie conectate intrrile de comand ale bistabilelor
Numr imp 0 1 2 J0 3 Q0 4 5 6 K0 7CK 8 9 10 11 12 13 14 15 Q3 Q2 Q1 0 0 1 1 0 0 1 1 1 0 0 1 0 . . . Q0 0 1 0 1 0 1 0 1 0 1 0 0 . . . Y 1 1 1 J2 1 Q2 1 1 1 1 K2 CK Q2 1 1 0 0 . . .

Intrare

0 0 0 0 0 0 0 J1 0 Q1 0 1 0 1 0 1 0 K1 CK 1 1 0 1 0 1 0 0 0 . . . . . .

rezultnd schema numrtorului. Fig. 5.15.

3.5.2. Numrtoare modulo p realizate prin aducere la zero

Tehnica aducerii la zero este frecvent utilizat pentru realizarea numrtoarelor modulo p. Aceast tehnic const n urmtoarele: - se las numrtorul s evolueze normal pn la starea p -1; - n momentul n care se atinge stare p se aplic un impuls de tergere tuturor bistabilelor. Ca exemplu se prezint cazul realizrii unui numrtor decadic folosind tehnica de aducere la zero aplicat unui numrtor binar asincron direct. Din relaia 2n p, pentru p = 10 rezult n = 4. Schema numrtorului este: Fig. 5.16.
Circuit de recunoatere a strii p=10

Q3 J2 0 1 numrtorului modulo p 1= 10 este indicat Q2 tabelul J3 n urmtor rezultnd astfel i 1 1 1 schema circuitului de recunoatere a k Ck Cstrii p = 10: Ck Ck 1
0 1 3.6. Numrrtor decadic

J0 1 Evoluia

K2 R

K3 R

Prin conecatrea n cascad a unor numrrtoare cu factori de divizare diferii se pot obine noi numrtoare. 2 2 De exemplu un numrtor decadic se poate obine conectnd n cascad un numrtor 2 2 modulo doi ( un bistabil ) i un numrtor modulo 5.

42

n general cele dou numrtoare pot lucra sincron sau asincron unul cu altul. De asemenea schimbarea ordinii numrtoarelor nu afecteaz modulul numrtorului dar poate schimba codul n care se numr. Dac se cupleaz la nceput bistabilul urmat de numrtorul modulo 5 rezult schema unui numrtor decadic ce evoluaz n codul binar natural.

J0

Q0

J1

Q1

J2

Q2

J3

Q3

Intrare

CK K0

1 1

K1 CK

K2 CK

K3 CK Q3

Fig. 3.17.

4. Circuite de memorie
4.1. Definiii, clasificare, caracteristici
Prin funcia de memorare se nelege posibilitatea de regsire a unor informaii reprezentate sub form binar care au fost anterior stocate. Circuitul de memorare este un circuit electronic care implementeaz funcia de memorare. n funcie de modul de utilizare n raport cu sitemul de calcul a acestor memorii avem urmtoarele tipuri de funcii de memorare: - funcia de memorare cu citire i scriere de date. n aceast categorie intr memoriile cu acces aleator RAM ( Random Access Memory ) care permit citirea i nscrierea unor noi date de ctre sistemul care le utilizeaz, precum i memorile E2 PROM ( Electricaly Eraseable Programmable Read Only Memory ) care pot fi citite ct i terse n mod selectiv i reprogramate de ctre sistemul care le utilizeaz. - funcia de memorare numai cu citire de date. n aceast categorie intr memoriile ROM ( Read Only Memory ), PROM ( Programmable Read Only Memory ), EPROM ( Eraseable Programmable Read Only Memory ) care pot fi numai citite de ctre sistemul utilizator, tergerea fiind posibil numai n cazul memorie EPROM. Regsirea unei informaii stocate necesit furnizarea unor semnale privind locul unde se gsete aceast informaie. Aceste semnale constituie intrrile pentru circuitul de memorie i se numesc adrese.

43

Circuite binare memorate constituie date pentru acest circuit i ele sunt semnale de intrare atunci cnd se scriu n memorie. De asemenea mai este necesar un semnal prin care se cere accesul la memorie. Caracteristicile mai importante unei memorii sunt : - geometria sau modul de organizare a memoriei reprezentate de lungimea unui cuvnt i de numrul de cuvinte memorate. - capacitatea memoriei - reprezint numrul total de bii ce pot fi memorai. De obicei se exprim n multipli de 1k bit = 1024 bii. - timpul de acces - se exprim n microsecunde ( s ) sau nanosecunde (ns) reprezentnd timpul necesar pentru citirea sau scrierea unei informaii n memorie. - puterea consumat - se exprim n putere consumat raportat la un bit [ W / bit ]. - volatilitatea - o memorie este volatil dac informaia inscris se pierde n timp. Acesta se poate datora fie modului de stocare a acesteia ( memorii dinamice) fie datorit dispariiei tensiunilor de alimentare a circuitului.

4.2. Memorii RAM

Memoriile RAM sunt memorii cu acces aleator ( n orice moment se poate scrie sau citi informaia ). Funcionarea memoriei se face pe baz de celule elementare de memorie de cte 1 bit. n cazul memoriilor statice celula elementar de memorie este un bistabil iar n cazul memoriilor dinamice memorarea se face folosind capacitatea parazit gril - substrat a unor tranzistoare MOS. Se fabric memorii cu tranzistoare - bipolare - statice. - unipolare - statice . - dinamice. Organizarea memoriei se poate face n dou moduri : - organizarea pe linii de cuvnt - cnd memoria cuprinde toi biii tuturor cuvintelor memorate. - organizarea pe bit - n cazul cnd memoria cuprinde un bit de o anumit semnificaie ce trebuie memorat. n concordan cu modul de organizare exist dou moduri de selecie a memoriei RAM. - selecie liniar. - selecie prin coinciden. 1. Selecia liniar se folosete n cazul organizrii pe linii de cuvnt. Pentru selecie se folosete un semnal provenit de la un codificator, rezultnd c la intrarea decodificatorului se aduce codul adresei selectate.

44

De exemplu se prezint structura unei memorii cu patru bii / 4 cuvinte (linii).

A0 D C D X0 X1 X2 X3

A1

Di3 D03 Di2 D02 Di1 D01 Di0 D00

Fig. 4.1. Fiecrei linii i corespund 4 celule de memorie, la selecia liniei existnd accesul la un numr binar de 4 bii sau se poate memora un numr binar de 4 bii. Pentru funcionarea corect a memoriei mai este necesar un semnal care s indice tipul operaiei care urmeaz a fi efrectuat ( scriere sau citire ). Acest semnal trece pe la toate celulele de memorare i se noteaz W / R avnd semnificaia: W / R = 1 logic - se efectueaz scriere a datelor n memorie. W / R = 0 logic - se efectueaz citirea datelor din memorie. De asemenea pentru selecia ntregii capsule se utilizeaz semnalul C cu rolul de a inhiba S ieirile memoriei dac este pe nivel logic 1. n aceste condiii, lista de semnale necesare pentru buna funcionare a memoriei este: - A0 An-1 -n intrri de adres m = 2n - X0 Xm-1 -m linii de cuvnt. - Di0 Dik - 1 - k bii ai cuvntului de intrare. - D00 - D0k-1 - k bii ai cuvntului de ieire. -W/ R -1 linie selecie mod de lucru. - C -1 linie de selecie a capsulei. S Schema unei celule de memorare este urmtoarea:
Xi S I1 T R W/R P2 I2 Q Q P3 X D0e

Di,e

P1

45

Fig. 4.2. Funcionarea celulei de memorare ( presupunnd c capsula a fost selectat cu semnalul
C S

).

Pentru nscrierea datelor, semnalul Xi de selecie a liniei i este activ ( 1 logic ) i W / R = '' 1 ''. Poarta P1 este deschis i datele Di,e apar la intrarea bistabilului RS. n momentul cnd W / R trece pe 1, apare un front pozitiv la intrarea de tact, datele prezente fiind nscrise n bistabil. Pentru citirea, Xi = 1, W / R = '' 0 ''. Dei porile P1 i P2 sunt deschise, deoarece nu mai apare un front pozitiv la intrarea de tact,bistabilul memoreaz datele coninute. Deoarece la intrarea porii P3 apar dou semnale 1 logic ( Xi i
W / R

) ieirea acesteia este dat de ralaia:

D0l = Q = Q Tabelul de funcionare a celulei de memorie este deci:

Xi Inscriere Citire Memorare 1 1 0 W/R 1 0 x

Fig. 4.3. 2. Selecia prin coinciden Memoria conine biii de aceeai semnificaie ai cuvntului de ieire iar selectarea unei celule din matricea de memorie necesit dou semnale de selecie: - un semnal de selecie pe orizontal - x0 . . . xm-1. - un semnal de selecie pe vertical - y0 . . . ym-1. Rezult c sunt necesare dou decodificatoare, unul care furnizeaz semnalul de selecie, pe orizontal i cellalt furnizeaz semnalul de selecie pe vertical. De exemplu se prezint matricea ( memoria ) cu 16 celule de memorare.
A2 DC D Y A3

A0

D C D

X3 X2 X1

A1 X Y3 Y2 Y1

X0

Y0

46

Fig. 4.4. De exemplu pentru selectarea celulei haurate se stabilete codul: A3 A2 A1 A0 0 1 0 1 Pentru realizarea unei memorii pentru cuvinte de k bii rezult c sunt necesare k memorii de cte 1 bit.

Semnalele necesare pentru funcionarea corect a memoriei sunt : - x0 . . . xm-1 - m intrri de adres pe x. - y0 . . . ym-1 - m intrri de adres pe y. - A0 . . . A2m-1 - 2m intrri de adres. - Di -1 linie de intrare date. - D0 -1 linie de ieire date. -W/ R -1 linie selecie mod de lucru. - C selecie capsul. S Schema unei celule de memorie este asemntoare celulei precedente cu deosebirea c porile P1, P2, P3 mai au o intrare suplimentar Yi provenit de la decodificatorul pe y. n aceast situaie schema celulei ( i,j ) este:
Xi S I1 T R W/R P2 I2 Q Q P3 X D0 Yj

Di

P1

Fig. 4.5. n acest caz tabelul de funcionare al celulei este : nscrie Citete Memoreaz Xi 1 1 1 0 0 Yi 1 1 0 1 0 W/ R 1 0 X

4.3. Memorii RAM statice

47

V+ R

Yi

T1

T2

Xi ri Di P1 W/R P2 X I L0 A2 ri L1 A1 P3 D

P4

D0 CS

Fig.4.6

4.3.1. Schema celulei de memorare cu tranzistoare bipolare

Schema urmtoare prezint celula de memorare n cazul selecie prin cinciden: A1 i A2 reprezint amplificatoare neinversoare cu rezistena intern ri a amplificatorului. De asemenea au posibilitatea de a sesiza trecerea unui curent prin rezistenele ri furniznd un semnal logic de ieire. Semnalul xi acionez asupra tuturor celulelor de pe o linie i yi asupra tuturor celulelor de pe o coloan. Partea de jos ( nscrierea i citirea datelor ) este comun pentru toate celulele. Porile P1 i P2 sunt dou circuite I - NU cu colector n gol iar porile P3 i P4 sunt circuite I cu 3 intrri ( semnalul de selecie C = 1 le foreaz s treac n starea cu impedan ridicat. S Bistabilul este realizat cu tranzistoarele T1 i T2 . Considernd cazul n care nu este selectat ( cel puin unul dintre semnalele de selecie xi sau yi este pe nivel 0 logic ) rezult c potenialul unei linii de selecie este pe nivelul 0 logic deci curentul de emitor al tranzistorului care conduce se va nchide prin linia selectat. Se convine c celula este pe starea 1 logic dac tranzistorul T1 conduce. a) Realizarea citirii datelor Se selecteaz celula prin trecerea semnalelor xi,yi pe 1 logic. n acest caz curenii de emitor a tranzistorului care conduce nu se mai nchide prin linia neselectat. Semnalul W / R = 0 ( specific citirea ), ieirile porilor P1 i P2 trec pe 1 logic. Considernd c circuitul este selectat ( C = 0 ) porile P3 i P4 sunt deschise de semnalul de la S ieirea inversorului I. Considernd c tranzistorul T1 conduce, curentul lui de emitor produce o

48

cdere de tensiune pe rezistena ri a amplificatorului A1 rezultnd c ieirea porii A1 este pe nivel 1 deci D0 = 1. Tranzistorul T2 fiind blocat, semnalul la intrarea porii P4 este 0 logic deci
D0 = 0 .

Se

observ c dac T1 conduce ieirea circuitului n cazul citirii interpreteaz 1 logic. b) Realizarea scrierii datelor Presupunnd c celula este selectat ( xi = yi = 1 i C = 0 ) pentru nscrierea datelor W / S R =1. Ieirile porilor P3 i P4 trec pe 0 logic, porile P1 i P2 fiind deschise. De exemplu dac se dorete s se nscrie 1 logic, se aduce la intrarea de date Di = 1, ieirea porii P1 trece pe 0 logic astfel c tranzistorul T1 intr n conducie i T2 se blocheaz. Aceast stare coincide cu nscrierea n celula de memorie a cifrei 1 logic. Observaii: - constructiv, toate celulele de memorie se leag la liniile L1 i L2. - n cazul selecie pe linii schema celulei de memorare este asemntoare cu deosebirea c tranzistoarele au dou emitoare.

4.3.2. Memoria RAM static cu tranzistoare unipolare

Celula de memorare este realizat cu bistabili realizai cu tranzistoare MOS. Schema de principiu a celulei de memorare este:
V+ TS1 T5 T3 L1 T4 TS2 T6

L0

Xi

Fig. 4.7. Liniile L1 i L0 reprezint linii de bit. Presupunem c avem memorat 1 logic n celul dac T3 conduce. Tranzistoarele T5 i T6 pun n contact bistabilul cu liniile de bit n funcie de faptul dac celula este selectat sau nu. n cazul n care celula nu este selectat bistabilul este izolat la liniile exterioare rezult c dac xi = 0 celula memoreaz informaia iar dac xi =1 se poate face scrierea sau citirea informaiei.

49

a) Citirea datelor Dac celula este selectat ( xi = 1 ) rezult c liniile L0 i L1 sunt conectate prin intermediul unor rezistene la un potenial ridicat ( V+ ) .
Schema echivalent este:

R V+

L1 L2
+

AD

Fig. 4.8. AD - amplificator diferenial. Dac n bistabil este nscris 1 logic rezult c T3 este practic conectat cu drena la mas, prin rezistena tranzistorului TS1 se nchide un curent de la V+ prin T5 i L1. Acest curent este sesizat la ieire de amplificatorul diferenial care permite citirea strii celulei. b) Scrierea datelor se face n momentul selectrii celulei cu ajutorul unor circuite auxiliare care pot conecta fie linia L1 ( dac se dorete nscrierea cifrei 1 ) fie linia L0 ( dac se dorete nscrierea cifrei 0 ) la potenialul 0, cealalt fiind legat la V+. Presupunnd c pe T3 este o cdere mic de tensiune care blocheaz tranzistorul T4 i comand intrarea n conducie a lui T3 rezultnd faptul c s-a memorat 1 logic. Memoriile RAM unipolare au densitatea mare de integrare ( fiind realizate cu tranzistoare MOS ) n timp ce memoriile bipolare au timpul de acces mai mic (nefiind capacitatea parazit de valorile mari ca la tranzistoarele MOS ). Memoriile RAM statice sunt volatile deoarece dac tensiunea de alimentare V+ este deconectat, informaia se pierde.

4.4. Memorii RAM dinamice

n afar de memoriile statice se utilizeaz i memorii dinamice care se bazeaz pe ncrcarea unor capaciti parazite a unor tranzistoare MOS. De cele mai multe ori se utilizeaz capacitatea parazit C gs ( gril - substrat ). Din principiul de funcionare, dei rezistena substratului este foarte mare, rezult c periodic trebuie regenerat sarcina ( remprosptare ). Acest lucru se face de obicei la 1 - 2 ms. Memoriile dinamice utilizeaz un numr de tranzistori mai mic dar necesit un circuit de comand mai complex. Totui la capaciti mari de memorare devin mai rentabile dect memoriile statice.

50

Schema celulei de memorare este: Fig. 4.9. Funcionarea memoriei are loc n regim de impuls ( operaiile de scriere i citire se fac doar
V+ Di T0

Selecie citire

T1 T2 T3 + L1 + Cp Linie a biilor pentru citire

Selecie mscriere D0 CD I

Di

ntr-un interval de timp bine determinat pe durata impulsului aplicat la linia de selecie pentru sriere sau citire ). Sediul informaiei este capacitatea parazit QP. Se convine c dac CP este ncrcat se memoreaz 1 logic respectiv dac este descrcat se memoreaz 0 logic. Starea de conducie a tranzistorului T1 depinde de ncrcarea i descrcarea capacitii CP. Impulsul de selecie nscriere se obine prin coincidena semnalelor de selecie a celulei i a semnalului W / R de valoare 1 logic. xi ( W / R ) selecie nscriere. Similar impulsul de selecie citire se obine prin coincidena semnalului de selecie a celulei i W / R pe 0 logic rezult xi ( W / R ) selecie citire.

a) nscrierea datelor La apariia impulsurilor de selecie pentru nscriere, tranzistorul T3 intr n conducie conectnd linia de intrare la capacitatea CP.

51

Presupunnd c se dorete nscrierea cifrei 1, la apariia impulsului de selecie capacitatea CP se ncarc la nivel VH prin tranzistorul T3 saturat. Dup tensiunea impulsului condensatorul CP este ncrcat. b) Citirea datelor Pentru citirea datelor se parcurg urmtoarele operaii. - se selecteaz celula. - se genereaz impulsul de selecie citire. n parealabil, se aplic grilei tranzistorului T0 un impuls pentru a ncrca condensatorul CD la valoarea 1 logic. Rezult c la apariia impulsului de selecie citire condensatorul CD este ncrcat. La apariia impulsului de selecie citire starea ieirii D0 se poziioneaz astfel: 1. Dac CP = 1 logic, tranzistorul T2 intr n conducie i T1 conduce, tensiunea pe condensatorul CD fiind 0, ieirea D0 trece pe 1 logic. 2. Dac CP = 0 logic, tranzistorul T1 rmne blocat, condensatorul CD rmne ncrcat i la ieirea D0 se obine 0 logic. Se observ c n ambele cazuri semnalul de la ieire este similar cu cel memorat de capacitatea CP . Improsptarea memoriei se face periodic cu ajutorul unor circuite secveniale care asigur la fiecare 1 - 2 ms o citire a informaiei, amplificarea ei i renscrierea. Duratele operaiilor de citire - scriere sunt mici n comparaie cu durata operaie de remprosptare ( nx100ns ). Performanele unor circuite de memorie uzuale n funcie de tehnologia folosit sunt prezentate n urmtorul tabel :

4.5. Memorii ROM ( Read Only Memory ).

Sunt memorii care permit doar citirea datelor. Spre deosebire de memoriile RAM, memoriile ROM sunt nevolatile adic pierd informaia la deconectare. n esen o memorie ROM este un convertor de cod compus dintr-un decodificator i un codificator. Codul de intrare este decodificat n linii de cuvnt i fiecare linie de cuvnt activnd codificatorul furnizeaz la intrarea acestuia un anumit cod. Dac interpretm codul de intare ca un

52

cod de adres i codul de ieire ca informaia aflat la locaia adresat prin codul de intrare, circuitul se poate considera ca o memorie. n principiu, toate memoriile ROM au aceeai structur a decodificatorului. Pentru ca la o anumit adres determinat prin cuvntul de adrese de la intrare s avem un anumit cod binar la ieire, codificatorul trebuie realizat n concordan cu cuvntul dorit, rezultnd c sediul informaiei nmagazinate n ROM este codificatorul. Considernd c numrul biilor de adres este n rezult c n total pot fi nmagazinate m = 2n cuvinte iar dac lungimea unui cuvnt este k, capacitatea memoriei este dat de relaia C = m k Schema bloc principial a memoriilor ROM este:
A0 D C An-1 D Wn-1 W0 C D Dk-1 D0

Fig. 6.10. Tehnologic exist memorii ROM cu tranzistoare bipolare sau cu tranzistoare unipolare MOS. Caracteristicile memoriilor ROM cu tranzistoare bipolare sunt densitatea mic de integrare i timpul de acces mic ( nx10ns ) spre deosebire de cele cu tranzistoare unipolare care au densitate mare de integrare i timp de acces mediu ( nx100ns ). Timpul de acces reprezint intervalul de timp care trece de la stabilirea vectorului variabilelor de intrare pna la stabilirea cuvntului de ieire. Stabilirea coninutului memoriei ROM se face prin programare, procedeu prin care se stabilete pentru fiecare linie de cuvnt codul de ieire dorit. Programarea se pote face : - la productorul de memorii ( programare prin masc ). - la utilizator - n cazul memoriilor ROM programabile ( PROM ), utilizatorul putnd adapta structura codificatorului la cerinele lui prin procedura de programare.

4.5.1. Memorii ROM cu tranzistoare bipolare

n cazul realizrii memoriilor la productor, acesta realizeaz toate etapele procesului tehnologic de fabricaie n afar de una simgur prin care se finalizeaz structura codificatorului. Pe baza tabelului de adevr pe care l furnizeaz utilizatorul, productorul cu o ultim masc face nite legturi suplimentare n circuitul codificatorului adaptnd memoria ROM la cerinele utilizatorului. Tabelul de adevr arat astfel : D3 D2 D1 D0

53

W0 W1 W2 W3 . . . Wm-1

1 0

1 1

0 0

1 1

n acest caz procedura este scump dac numrul de exemplare nu este mare. n caz contrar utilizatorul utilizeaz o memorie PROM i o adapteaz cu ajutorul unui programator la cerinele lui. 1. n cazul propagrii prin masc structura unei linii de cuvnt din codificator arat astfel.

l3

l2

l1

l0

V+

Wi i3 T3 D3 i2 T2 D2 i1 T1 D1 i0 T0 D0

Fig. 4.11. Liniile L0 L3 sunt liniile de bit. Fiecrei linii de cuvnt i corespunde un numr de tranzistoare egal cu numrul de liniilor de bit. i0 i3 - reprezint ntreruperi. Fr activarea bazelor, dei linia Wi devine activ ( 1 logic ) ieirile sunt toate pe 0 logic. n figura prezentat la ieire se obine: D3 D2 D1 D0 1 0 1 0

54

2. n cazul memoriei ROM bipolare programabile la utilizator se folosete urmtoarea structur:

V+ l3 f3 d3 l2 f2 d2 l1 f1 d1 l0 f0 d0

Pelicul fuzibil

Diod Schottky

T D3 D2 D1 D0

Fig. 4.12. Fuzibilele sunt pelicule subiri de feronichel care pot fi ntrerupte cu ajutorul unui impuls de curent de ordinul nx( 10 100 ) mA pe durate foarte scurte. n procesul de programare utilizatorul ntrerupe fuzibilul pe traseul dorit. Diodele au rolul de a evita ramificarea curentului de propagare la alte linii de bit. Fuzibilul ntrerupt poziioneaz pe 1 linia respectiv.

4.5.2. Memorii ROM cu tranzistoare unipolare

O structur frecvent utilizat pentru codificator este urmtoarea ( k = 4 ).
V+ TS3 T2 TS2 TS1 TS0

Wi T3

T1

T0

D3

D2

D1

D0

Fig. 4.13. Wi reprezint una dintre ieirile decodificatorului. n funcie de starea lui Wi se afl ieirile codificatorului. Dac toate tranzistoarele ar fi activate ( cu canal n ), la activarea semnalului Wi = 1 ar rezulta c toate conduc deci toate ieirile de date ar fi pe 0 logic.

55

1. n cazul realizrii la productor exist dou metode diferite. a) Tranzistoarele se pot realiza constructiv cu un strat izolat gril - substrat mai gros mai subire. n cazul stratului mai gros tensiunea de deschidere este mai mare. n cazul stratului mai subire tensiunea de dechidere este mai mic.
is subire gros

VOH

Vgs

Fig. 4.14. Constructiv grosimile straturilor se aleg astfel nct la tensiunea V0H tranzistoarele cu stratul mai subire sunt deschise iar cele cu grosime mai mare sunt blocate. De exemplu pentru obinerea informaiei: D3 D 2 D 1 D 0 = 1 0 1 0 rezult c T3 i T1 trebuie s aib stratul gros izolat n timp ce T2 i T0 strat subire. b) alt metod ar fi ntreruperea unor electrozi ai tranzistoarelor. 2. n cazul memoriilor programabile la utilizator acestea pot fi: a) PROM - la care programarea este asemntoare cu cea de la memoriile bipolare prin ntreruperea legturilor prin arderea unor fuzibile. b) EPROM - la care programarea se realizeaz electric. n acest caz tranzistoarele sunt speciale n sensul c au o gril flotant suplimentar gf neconectat. Acest gril este un strat metalic izolat fa de grila g i substrat cu un strat de dielectric SiO2. Grila poate fi ncrcat sau nu de sarcini negative fapt ce se poate realiza aplicnd un impuls de cte 10 V ntre dren i gril. Dac grila este negativ, tensiunea de deschidere a tranzistorului crete la V 'p iar dac gf nu este ncrcat tensiunea de deschidere este VP. Aeznd nivelul logic 1 ntre VP i V'P rezult c tranzistoarele cu gf negativ nu vor conduce la activarea liniei de circuit. Aceste memorii au un terminal de programare. La programare se selecteaz succesiv toate liniile de cuvnt W0, . . , Wm-1. Odat programat, ncrcarea se pstreaz nx10 ore. tergerea informaiilor n EPROM se face iradiind pastila de siliciu pe care este realizat codificatorul cu radiaii ultraviolete un anumit timp capsulele sunt prevzute cu o fereastr.. n practic pentru memorii care nmagazineaz un numr mare de cuvinte, pentru a minimiza numrul de pori utilizate n cazul decodificatorului se utilizeaz decodificatoare cu mai

56

puine linii de cuvnt utiliznd n schimb un codificator cu mai muli bii i multiplexoare pentru realizarea numrului necesar de bii la ieire. De exemplu se prezint schema bloc a memoriei dac se dorete obinerea unei memorii de 1k octet ( 1024 cuvinte a 8 bii ) n care pentru reducerea numrului liniilor de cuvinte ( ar fi 1024 ) se poate utiliza o schem de forma urmtoare:
A9 A8 A7 A6 A5 A4 A3

DCD 1/128 W0 W127

CD 128 linii intrare 64 bii de ieire

MUX 1

8/1

MUX 8 8/1

CS

D7

D0

Fig. 4.15. CS - utilizat pentru validarea ieirii. Pentru posibilitatea interconectrii poriilor I NU de la ieire sunt de tip OPEN COLECTOR sau trei stri.

4.5.3. Posibiliti de extindere a memoriilor ROM

a) se poate extinde numrul cuvintelor fr a afecta numrul de bii de la ieirea codificatorului ( lungimea cuvntului ) - EXTINDERE DE ADRES LA INTRARE. b) se poate pstra numrul de cuvinte i extinde numrul de bii la ieire: EXTINDEREA CAPACITII LA IEIRE. c) se poate modifica att numrul de cuvinte ct i lungimea cuvntului EXTINDERE MIXT. a) Considernd c dispunem de memorii de 1koctet rezult c dac notm cu C = m k avem: m = 1024; k = 8. Schema unei memorii de 4 koctei ( m' = 4

1024; k' = k = 8 ) este:

57

A0 A9

10

CS1 ROM 1 C ROMS2 2

A10 A11

D C D

8 D0 D8

C ROMS3 3 C ROM S4 4

Fig. 4.16. n funcie de biii de adres A10, A11 este activ o singur memorie b) Dac se dispune memoriide 1k x 4 bii i se dorete de exemplu obinerea memorii a 1024 cuvinte de 12 bii schema poate fi:
A0 A9 10 ROM 1 4

ROM 2 CS ROM 3

12

D0 D11

Fig. 4.17. c) Dac dispunem de memoria cu o capacitate de 1koctet i dorim s realizm o memorie de 2048 x 16 bii rezult c sunt necesare 4 astfel de memorii.
Schema este prezentat n figura 6.18:

Aplicaiile memoriilor ROM. - memorarea instruciunilor n cadrul sistemelor cu microprocesor sau a automatelor secveniale. implementarea circuitelor combinaionale cu un numr mare de variabile de intare I mai multe ieiri. La intrrile de adres se aplic variabilele de intrare a CLC iar la ieirile de date rezult funcia de ieire a CLC. Nu mai este necesar efectuarea operaiilor de minimizare.

58

A0 A9

10

CS1 ROM 1 C ROMS2 2

8 D0 D8 8

8 D0 D15

A10

C ROMS3 3 C ROM S4 4

8 8 8

Fig. 4.18. 5. Utilizarea circuitelor numerice n sisteme de afiare 5.1. Sistem de afiare numeric cu 7 segmente Pentru afiarea cifrelor cel mai es se folosete un sistem format din 7 segmente dispuse ca n figura urmtoare.
a f e d g c b

Din punct de vedere constructiv afiorul cu 7 segmente este realizat cu becuri incandescente, diode luminescente sau cristale lichide. Schema bloc de comand a unui circuit de afiare cu 7 segmente este :
Date de afiat

Mmorie tampon

Decodificator

Schema conine urmtoarele blocurile funcionale : - memoriei de 4 bii pentru a stoca codul BCD a informaiilor ce urmeaz a fi afiate. - decodificator BCD - 7 segmente necesare pentru comanda celor 7 segmente. - afiorul propriu - zis. Tabelul care prezint structura decodificatorului BCD - 7 segmente este :

59

Q3 0 0 0 0 0 0 0 0 1 1

Q2 0 0 0 0 1 1 1 1 0 0

Q1 0 0 1 1 0 0 1 1 0 0

Q0 0 1 0 1 0 1 0 1 0 1

a 1 0 1 0 1 0 1 0 1 0

b 1 1 1 1 1 0 0 1 1 1

c 1 1 0 1 1 1 1 1 1 1

d 1 0 1 1 0 1 1 0 1 1

e 1 0 1 0 0 0 1 0 1 0

f 1 0 0 0 1 1 1 0 1 1

g 0 0 1 1 1 1 1 0 1 1

Numrul 0 1 2 3 4 5 6 7 8 9

5.2. Sistem de afiare alfanumeric pe 35 de puncte Pentru afiarea informaiilor alfanumerice se utilizeaz frecvent o structur de 7x5 = 35 de puncte. Considernd c aceste puncte sunt diode electroluminescente ( LED ) , afiarea caracteristicilor se face prin aprinderea unui anumit numr de LED - uri ntr-o anumit combinaie apecific fiecrui caracter n parte. LED - urile fiind dispuse ntr-o structur de 7 linii i 5 coloane, caracterele se obin prin aprinderea LED - urilor fie prin babierea liniilor fie prin babierea coloanelor ntr-un ritm suficient de rapid astfel nct s se creeze senzaia unei afiri continue. Matricea de 35 de puncte ( n care 0 logic corespunde unui LED aprins ) este carateristic fiecrui caracter alfanumeric este memorat pe linii sau pe coloane ntr-o memorie ROM sau EPROM numit generator de caractere. a) n cazul generrii semnalelor de comand pentru afiarea caracterului B prin babierea pe linii se obine tabelul urmtor. b7 b6 b 5 b4 b3 b2 b1 A10 A9 A8 A7 A6 A5 A4 1 0 0 0 0 1 0 Q1 Q2 Q3 Q4 Q5 A3 A2 A1

0 0 0 1 1 1 1 0 0 0 1 1 0 0 0 1 0 1 0 1 0 0 0 1 0 1 1 1 1 1 1 0 1 0 0 1 0 0 0 1 1 0 1 1 0 0 0 1 1 1 0 1 1 1 1 0 b) n cazul generrii semnalelor de comand pentru afiarea aceluiai caracter ( B ) prin babierea pe coloane se obine tabelul urmtor : b7 b 6 b5 b4 b3 b 2 b1 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 00001 00110 01010

60

0 0

0 0 1 0

Q1 Q2 Q3 Q4 Q5 Q6 Q7

11110 10001 10001 11110 10001 10001 11110

V+ Generator de impulsuri Decodificator

Ai :5 QA QB QC

A3 A2 A1

b1 b2 b3 b4 b5 b6 b7

A1 A4 A5 A6 A7 A8 A9

A2

A3

Q1

Q2

Q3

Q4

A10 Q5 Q6

Q7

61

Se observ c n ambele cazuri, semnalele de comand se obin din generatorul de caractere de la adresele specifice prin A10, A9, A8, A7, A6, A5, A4, A3, A2, A1 . Pentru ambele mosuri de afiare, semnalele A3, A2, A1 se schimb asigurnd babierea linilor respectiv a coloanelor, pentru fiecare caracter n parte. Semenalul de adres mai semnificative A10, A9, A8, A7, A6, A5, A4 n schimb rmne neschimbate formnd codul caracterului. Cu cele apte semnale de adres A 10 A4 se poate adresa 128 de caractere i n general aceste adrese reprezint chiar codul ASCII ( American Standard Code for Information Interchanging ) al caracterelor. Caracterele ASCII sunt mprtiate n trei grupe : - 32 de caractere de control. - 64 de caractere standard. - 32 de caractere opionale.

62

n figura precedent este prezentat realizarea unui afisor alfanumeric de un caracter de un caracter din setul standard cu babiere pe coloane. Pe intrrile de adres mai semnificative ale generatorului de caractere se aplic codul ASCII al caracterului ce urmeaz a fi afiat, iar pe cele trei intrri de adres mai puin semnificativ se aplic codul coloanei. Adresele de coloan se genereaz cu un numr tor modulo 5, ciclic, ntr-un ritm suficientde rapid astfel nct s se creeze senzaia de afiare continu. Coloanele sunt acionate pe rnd de ctre un decodificator iar pe cele 7 linii, sincron cu activarea coloanei, se aplic codul de comand a LED - urilor citit din generatorul de caractere.