Objet: comment concevoir des machines squentielles pour lesquels le nombre dtats est important?

Objet: quels blocs fonctionnels squentiels pour implmenter une ou plusieurs micro-oprations?

Composants squentiels standards: De mme quil existe de nombreux blocs combinatoires standards(en jaune), Il existe galement de nombreux blocs fonctionnels standards (liste non exhaustive ci-dessus) squentiels (en bleu) intervenant dans de nombreuses conception de circuits complexes et implmentant des fonctions de base en groupant plusieurs bits ensembles. On parle de logique structure car ces groupes de bits concourent la ralisation dune mme opration. Certains composants peuvent tre reprsents par des symboles spciaux permettant leur identification rapide dans un schma.

Registre de stockage: dans sa forme lmentaire, ralise une opration de transfert inconditionnel dune donne dentre E dans Q. Une table dopration (fonctionnelle) ou une description en langage RTL permet de dcrire la valeur affecte au registre, une fois lhorloge applique. Cette valeur peut tre une valeur constante (exprime en binaire, hexa, dcimal), une variable (E ici), ou le rsultat dune opration. Un chronogramme peut permettre de prciser des proprits temporelles.

Illustration: Le registre coupl avec quelques composants combinatoires permet dimplmenter des traitements plus ou moins complexes.

Registre dcalage: dcaler la valeur dun registre dune ou plusieurs positions vers la droite ou vers la gauche est galement une opration classique de traitement de donnes.

Illustration: on a vu comment dtecter une squence dentre partir dune machine tats finis. Il est galement possible dobtenir un rsultat similaire en associant un registre dcalage droit et un comparateur dgalit

Registre compteur: Les registres peuvent aussi intgrer une logique de transformation des donnes stockes. Le registre est alors la fois source et destinataire de lopration. Ici, il sagit dun registre compteur.

Illustration: Une horloge numrique peut facilement se construire partir de 4 compteurs modulo-6 ou modulo-10. Lorsque le compteur atteint 5 (respectivement 9), la sortie des comparateurs 5(9 resp) se place 1.Lorsque le modulo est atteint le compteur revient 0 et remet la sortie du comparateur 0. Le front descendant qui en rsulte permet dincrmenter le compteur raccord sur cette sortie.

Registre avec enable: un registre peut ne pas avoir effectuer une opration de chargement, de dcalage ou dincrmentation/dcrmentation chaque cycle dhorloge. Charger ou conserver la valeur en mmoire peut donc tre conditionne la valeur du signal en.

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Illustration: On recherche la valeur maximale de temprature observe partir de linstant dapplication du rst. Il est nouveau ncessaire dintroduire un registre pour mmoriser la valeur maximale observe jusqu linstant courant. Vu quon ne mmorise plus systmatiquement les valeurs de T, un registre avec enable est utilis.

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Implmentation mux-based: une alternative la recherche des quations dentre des FF (qui donne une solution optimale en termes de portes logiques) consiste identifier des fonctions lmentaires(chargement, multiplexage, etc) et les composants relatifs dans une bibliothque. Ces composants sont ensuite interconnects pour fournir la fonctionnalit demande en connectant les modes opratoires sur les entres de slection

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Modle gnral dun registre: Dune manire gnrale, tout bloc squentiel implmentant une ou plusieurs oprations sur une variable est qualifi de registre. Lorsque la logique ralisant les micro-oprations est ddie au registre, on considre quelle fait partie intgrante du registre (ce qui permet des optimisations). Les donnes sources peuvent provenir dune logique partage avec dautres registres ou directement dun ou plusieurs autres registres. On notera quen gnral les entres de contrle sont spares pour chaque qu en opration.

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Registre dcalage droite et prchargement : registre trs souvent utile lorsquon travaille sur des donnes reues ou mises en srie. Ce registre combine lopration de mmorisation avec celle de dcalage.

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Implmentations alternatives: Limplmentation dun registre dcalage droite et prchargement peut seffectuer de manire hirarchique en exploitant un registre avec enable. Une logique de dcodage est introduite pour cbler les modes doprations sur les signaux des multiplexeurs. On notera quen gnral les entres de contrle sont spares pour chaque opration. Dans une implmentation customise, on construit des cellules (machine un tat) pour un ou plusieurs bits du registre, cellules quon assemble ensuite pour former le registre complet. Outre une logique commune extraite, limplmentation customise peut permettre lutilisation de lentre clock enable de la flip flop, lorsque celle-ci existe.

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Registre compteur: Les registres peuvent aussi intgrer une logique de transformation des donnes stockes. Le registre est alors la fois source et destinataire de lopration. Ici, il sagit dun compteur avec prchargement.

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Implmentation: Comme pour le registre dcalage et prchargement, on peut concevoir le registre partir dune implmentation de type mux-based On utilise alors des composants plus lmentaires et on recherche ventuellement une logique de contrle permettant de fixer les entres du ou des multiplexeurs par rapport au modes opratoires du registre. Une alternative consiste rechercher une implmentation de type custom-based.

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Registre 3 tats: Tous les registres considrs prcdemment disposent dune sortie valide en permanence. Les tampons 3 tats permettent le raccord de dispositifs un bus avec conservation de leurs donnes contrairement aux tampons 3 tats. Leur structure rsulte de lassociation d un registre et d une porte unidirectionnelle. Comme application, on peut imaginer 4 switchs dont la valeur est mmorise sur un vnement externe connect sur H. La valeur peut tre lue par le consommateur de la donne quand il le souhaite grace au signal de contrle oe

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Illustration: Le branchement dun priphrique tel quun codeur de clavier sur le bus dun processeur (tel quun microprocesseur) ncessite linsertion dun registre (pour mmoriser le code de la touche) trois tats (pour se connecter sur un lien de donnes partag). La logique de contrle permet de positionner la sortie de registre sur le bus en fonction de ladresse et du signal rw.

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Fichier de registres: Il sagit ici dun fichier de registres de 2n mots de m bits. Structure classique dans les microprocesseurs, un Register File peut tre vu comme un tableau de registre index par une adresse de lecture ou dcriture. Attention: lopration dcriture sur le registre dsign par wad est synchrone lhorloge, tandis que la lecture identifie par rad est asynchrone.

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Implmentation: Le buffer intercal sur le bus en entre des registres permet de rduire les problmes de charge (fanout). La logique de contrle permettant de positionner les commandes de chargement des registres peut tre implmente par des dcodeurs.

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Illustration: On souhaite pouvoir afficher diffrentes grandeurs caractristiques dune automobile (T, Vitesse instantanes, moyenne, nbre de KM restants) sur 3 afficheurs 7 segments dun plafonnier de vhicule. La grandeur afficher est prcise par mode.

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Illustration (sand RF): Le nombre de fils de la solution prcdente est important. Ce nombre peut tre rduit en transmettant les donnes en srie sur un bus. Il appartient alors chaque sous-systme de transmettre ses grandeurs chaque modification. Le site de rception doit stocker localement les grandeurs transmisses au travers de nud de communication. Un trop grand nombre de registres peut introduire un problme de charge (fanout) sur la sortie grandeur (courants faibles et dlais importants). Dautre part, le mux peut prsenter un problme de congestion (trop de fils dans une petite surface)

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Illustration (suite 2): si le nombre et la taille des grandeurs croit, il peut devenir intressant de remplacer les registres, dcodeur et mux par un Register File. Un RF rduit la surface des registres et les lignes dinterconnexion.

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File register: Il sagit ici dun file register de 2n mots de m bits. Structure classique dans les microprocesseurs pour lesquels les instructions manipulent jusqu 2 oprandes. Uun Register File peut tre vu comme un tableau de registre index par une adresse de lecture ou dcriture.

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Chemin de donnes partag: La ralisation doprations dans un calculateur ncessite gnralement 2 oprandes. Le register file double port est associ ici une unit fonctionnelle complexe et 2 multiplexeurs. Cela donne ce quon trouve classiquement comme chemin de donnes dans un microprocesseur. Le comportement de ce chemin de donnes est dfini par un mot de contrle constitu de 17 bits permet de fixer les modalits de fonctionnement du chemin de donnes: <DA>: slectionne l @ reg de destination <AA>: slectionne l @ reg source sur le bus A <BA>: slectionne l @ reg source sur le bus B <RW> autorise ou non l crite en mmoire depuis le bus D <FS>: slectionne l opration de l UF / 32 (14 distinctes) <MB>: slectionne l entre sur le bus B (mem reg ou ext) <MD>: slectionne l criture sur le bus D (UF ou ext)

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Mmoire SRAM: ensemble de registres pour lequel un mot (une cellule) peut tre lue ou crit sur un ensemble de fils S partir de la dsignation de son adresse. Peut permettre l implantation de structures de donnes de type tableau lorsque seules les sorties d un lment du tableau dfinie par l adresse sont ncessaires. On distingue 2 catgories de mmoires: * Mmoire simple port: les donnes sont lues et crites sur un mme ensemble de fils; les oprations de lecture et d criture sont exclusives Un signal criture exclusives. de validation supplmentaire peut tre ncessaire pour valider la mmoire. * Mmoire double port:des accs simultanes en lecture et criture sont possibles, les fils d entre et de sortie tant distincts. Utilises dans les processeurs de Harvard.

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Structure RAM simple port: Lorganisation est similaire celle des Register File, mais, limplmentation des cellules lmentaires des RAM est plus compacte (4 6 transistors) car en plus grande quantit. A linverse, limplmentation est beaucoup moins performante. On ne distingue gnralement quun seul port E/S. Dans la version DRAM, les cellules mmoires peuvent tre construites avec un seul transistor mais, elles ncessitent dtre priodiquement rafraichies. Les cellules dune RAM sont galement gnralement disposes en carr plutt quen hauteur de manire ce que les fils soient de longueur moyenne plutt que certains courts et certains longs. Cela rduit le chemin critique. De fait, les RAM sont mieux adaptes comme mmoire long terme des donnes et programmes tandis que les Register File sont bien adapts pour le stockage de donnes temporaires lors des calculs intermdiaires.

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Timing des RAM: Lorganisation de la RAM induit des contraintes de timing sur les entres et les sorties. Par exemple, du fait que le chemin critique passe dans le dcodeur dadresse, les lignes dadresse doivent tre stables avant larrive (t0) avant larrive de la commande de slection CS (t1). Dans le cas contraire, il y a un risque dcriture dune donne un emplacement non souhait.

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Illustration: Le circuit ci-dessus, vu les faibles performances attendues, exploite une ram simple port pour enregistrer les caractres du message en mode programmation. Ce message peut ensuite dfiler sur un afficheur 7 segments au rythme cadenc par H. Remarque: dans ce type dimplmentation, il faut modifier dabord les adresses puis les donnes pour ne pas affecter le contenu de la mmoire

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Objectif: Quel formalisme pour exprimer les micro-oprations de traitement des variables et pour exprimer le flot de contrle (le squencement) de ces microoprations?

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Limite des FSM: Dans le cas de systmes complexes, lapproche dveloppe dans le chapitre automates tats finis qui consiste numrer toutes les combinaisons dtats suivants et de sorties pour chaque combinaison dentre et dtat courant devient quasi-infaisable. Ici, on a pas moins de 210 tats et un nombre de transitions considrable.

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Transferts de registres: Lutilisation dune approche de description de type transfert de registre (encore appele approche oriente bit) consiste dcrire les oprations sur des variables ( R sur 10 bits ici) plutt que des transitions dtats. Cette approche permet de solutionner la complexit des circuits pour lesquels des traitements doivent tre effectus et pour lesquels lapproche par les tats est mal adapte.

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Register Transfer Langage: Langage permettant de dfinir le fonctionnement dun circuit en termes de micro-oprations (oprations ralises sur cycles dhorloge). On peut classer les micro-oprations en 4 catgories fondamentales: transfert, arithmtiques, logiques et dcalages.

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Variables: sont rfrences dans la notation RTL par un identificateur dune lettre suivie dun ou deux chiffres ou lettres (1D incorrect par exemple). Par dfaut, lidentificateur dsigne lensemble des bits dune variables. Dans le cas contraire, un sous-ensemble (un simple bit ou une tranche dsigns par des constantes) peut tre prcis entre parenthse. La variable est alors considre comme un vecteur de bits. Un tableau peut permettre de regrouper une collection de variables dont le n (ladresse) est prcis entre crochets ou parenthses. Ladresse peut alors tre fixe laide dune autre variable.

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Micro-oprations de transfert :Un transfert vers une variable peut seffectuer partir dune donne constante ou partir dune stocke dans une variable. La source nest pas modifie durant le transfert. Dans le cas dun transfert partiel dune variable registre, il est utile de prciser l emplacement des poids forts et des poids faibles avec deux possibilits: 1. le poids fort est droite : R1(0)=0 2. le poids faible est gauche: R1(0)=1 Loprateur de concatnation permet de simplifier lcriture en combinant dans lexemple les 2 oprations R4(7..4) 0000 et R4(3..0) R1(7..4) en une seule affectation.

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Micro-oprations logiques: considrent chaque bit du registre de manire isole et le traite comme une variable binaire.Remarque: dans le cas du AND, B peut tre considr comme un masque forant les 4 bits de poids fort de R2 0. Dans le cas du OR, B peut tre considr comme un masque forant les 4 bits de poids faible de R3 1 Un XOR avec deux registres identiques quivaut un RAZ du registre destinataire. Sinon, A xor B complmente les bits de poids faible de R5

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Micro-oprations arithmtiques: oprations utilises dans de nombreuses conceptions de circuits numriques (filtres, asservissement) Remarque: si des implmentations combinatoires de composants multiplication et division (plutt que comme une squence de microoprations), on peut utiliser des oprateurs arithmtiques * et /. On notera pour la dernire microopration que la retenue ventuelle est nglige

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Micro-oprations de dcalage: micro-oprations trs utiles pour des transfert de donnes en srie. Ne pas oublier galement que les oprations de dcalage peuvent avantageusement remplacer des multiplications par multiples de 2 (dec gauche) ou des / par multiples de 2 (dec droite). Les deux dernires microop sont des dcalages circulaires gauches (A) et droite (B).

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Micro-oprations de dcalage: micro-oprations trs utiles pour des transfert de donnes en srie. Ne pas oublier galement que les oprations de dcalage peuvent avantageusement remplacer des multiplications par multiples de 2 (dec gauche) ou des / par multiples de 2 (dec droite). Les deux dernires microop sont des dcalages circulaires gauches (A) et droite (B).

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Algorithmic State Machines: permettent de reprsenter le comportement combin du datapath et de lunit de contrle, en dcrivant les transfert de registre (micro-oprations) et les conditions de leur application sous forme graphique. ASM tend le diagramme des tats et sapparente un organigramme ou flowchart (algorithme RT) avec comme symbolique: Boite dtat: contient un ensemble de microoprations qui sont considres comme excutes simultanment chaque top d horloge en fin d tat actif. dhorloge dtat actif Boite dcisionnelle: contient une entre de contrle ou un test sur une variable dont la valeur T ou F peut conditionner la squence de microoprations excuter. Plusieurs botes dcisionnelles peuvent tre chanes en cas de conditions multiples. Boite conditionnelle: (propre la ASM): ensemble de microoprations excutes si lensemble des tests menant dun tat cette boite conditionnelle sont satisfaits.

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Bloc ASM: Le bloc ASM est une structure complexe incorporant une boite dtat et un rseau srie-parallle de boites de dcision et de boites conditionnelles. Rgle principale: une seule affectation de variable par ASM block doit pouvoir tre excute. Dans le bloc ASM de T1, il ny a pas dordre dexcution pour les 2 transferts de registre et la comparaison seffectue sur la valeur de R obtenue lentre de T1 (ie celle affecte la fin du cycle dhorloge correspondant T0). On note que le changement dtat est synchrone avec lexcution des oprations.

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Tables tendues: Une range du tableau est quivalente un bloc ASM. La seule diffrence porte sur la manire de prsenter les conditions. Une sortie de contrle est forme dune ou plusieurs valeurs binaires (comme dans le cas des FSM). On parle de sorties logiques. Une sortie de datapath peut tre le rsultat dune expression complexe. Seules les variables du datapath sont considres comme synchrones; les sorties du datapath ou du contrle sont combinatoires (ne mmorisent pas leur valeur en dehors de ltat prsent). On notera quon vitera dutiliser des sorties du circuit en partie droite daffectation et quon crera une variable de datapath pour lviter.

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Modele des FSMD: Quel modle gnrique pour implmenter un circuit complexe?

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Modle gnrique FSMD: Limplmentation de fonctions complexes ncessite gnralement une architecture rsultant typiquement au plus haut niveau de lassociation de deux blocs fondamentaux: * Un chemin de donnes (datapath) qui consiste en une logique de traitement et une collection de registres pour excuter les micro-oprations * une unit de contrle (control unit) qui dtermine linstant dexcution des micro-oprations au travers dquations de contrle des signaux des units du chemin de donnes (et non les quations dentres des FF) en fonction des entres externes, de signaux dtat du chemin de donnes et dun tat interne. On notera que les solutions base de FSMD sont gnralement moins performantes et plus couteuses que les solutions base de FSM. Cest essentiellement la complexit de la description et de la synthse qui motivera le choix de ce type darchitecture quon appelle encore architecture RTL

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Illustration:

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Bloc diagramme: Lalgorithme fonctionne grce 2 registres internes permettant de mmoriser le nombre dimpulsions dhorloge(T) et la valeur finale divise par 2 (D). D est galement le sortie du circuit. Pour des questions de lisibilit, le signal dhorloge nest pas connect sur les registres.

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Bloc diagramme: On peut rduire la complexit de la partie oprative en exploitant des blocs architecturaux tels que compteurs avec raz ou un registre avec raz.

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Bloc diagramme(3): On peut encore faire abstraction en remplaant les composants du chemin de donne par une liste de transfert de registres explicitant les micro-oprations ralises et les conditions de leur excution.

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Bloc diagramme(4): On peut galement faire abstraction de la logique boolenne en remplaant les portes logiques par des quations.

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Bloc diagramme(5): La description RTL fait apparaitre les transferts de registres raliss par la partie oprative encore appele chemin de donnes (datapath). Ces transferts sont commands par lunit de contrle en fonction de lavancement de lalgorithme et du droulement des oprations prcdentes.

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Description ASM: La description ASM sobtient en fusionnant les deux descriptions. Les transferts de registres et signaux sont disposs dans des boites dtats ou dans des boites conditionnelles. Les entres du diagramme dtat deviennent des boites de dcision.

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Analyse fonctionnelle: partir de lalgorithmique state machine ou de la description RTL, il est possible de vrifier le fonctionnement du circuit en laborant la rponse de ce circuit une squence dentres.

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Conception architecturale: Comment obtenir une description structurelle base sur des composants du niveau RT partir dune description de type ASM ou table dtats tendue? Quelle description et quelle architecture pour implmenter lunit de contrle?

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Flot de conception RTL: dfinit une mthodologie de transformation dune description algorithmique en une solution interne base dlments physiques ou logiques (constituants,blocs), en prcisant leur comportement et les interconnexions ncessaires(liens signaux). Principales tapes: 1. Description en langage RTL (ASM, diagramme dtats tendu, etc) du comportement de la FSMD 2. Conception de lunit dexcution: phase dite dallocation permettant de dfinir le bloc diagramme du chemin de donnes 3. Connexion datapath/controleur: tape assez directe consistant crer un bloc unit de contrle avec ses entres/sorties boolennes 4. Conception de lunit de controle: conception de la logique de contrle avec diffrentes styles darchitectures possibles 5. Evaluation: vrification des contraintes de surface, de timing, etc: L 5 E l i ifi i d i d f d i i La validation dune solution architecturale est une phase critique qui passe par lanalyse et la vrification des rgles dinterconnexion des composants, du comportement et de ladquation aux spcifications, des temps et performances, des caractristiques physiques

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Illustration:

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Formalisation: Linitialisation du dcompteur I 11 tient compte des 8 bits de donnes, 2 bits de stop et parit. On voit bien la correspondance entre un bloc ASM et une ligne de la table dtats. On rappelle que la flche indique que le transfert est li un front dhorloge tandis que le signe = indique que les signaux sont lis en permanence (combinatoire). En gnral, on simplifie la table des tats tendue (table infrieure) en ne faisant apparatre que les variables modifies. Trans indique que le signal vaut 1 lendroit ou il est mentionn et 0 ailleurs.

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Formalisation: Linitialisation du dcompteur I 11 tient compte des 8 bits de donnes, 2 bits de stop et parit. On voit bien la correspondance entre un bloc ASM et une ligne de la table dtats. On rappelle que la flche indique que le transfert est li un front dhorloge tandis que le signe = indique que les signaux sont lis en permanence (combinatoire). En gnral, on simplifie la table des tats tendue (table infrieure) en ne faisant apparatre que les variables modifies. Trans indique que le signal vaut 1 lendroit ou il est mentionn et 0 ailleurs.

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Principe de conception: un waveforme peut permettre une description du niveau RTL. On peut noter que la sortie trans est combinatoire : le signal ragit (au dlai des portes prt) au signal cts.

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Specification du datapath: La conception du chemin de donnes peut dbuter (facultatif) par une spcification du chemin de donnes en termes de transferts de registre. Cette opration consiste extraire les mpicro-oprations de la description ASM/table dtats tendue. On ajoute ensuite les signaux de contrle (c1,c2,c3 ici) qui permettront dactiver ces oprations. On peut noter que 2 oprations sont actives simultanment avec la mme conditions c1.

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Regles dallocation fondamentales: Ces rgles permettent la construction du chemin de donnes par traduction syntaxique de la description comportementale exprime par la description RTL (et le flowchart par la suite). On parle encore dinfrence.

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Structure: A partir de la liste des transferts de registres et de leurs conditions, on peut dduire des composants micro-architecturaux que sont des registres dcompteurs prchargement, registres dcalages et prchargement. Ces blocs intgrent un lment mmoire et la logique ddie cet lment. On complte avec un oprateur de calcul de parit et un dcodeur fournissant un indicateur dtat.

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Pr-optimisations: Dans certaines situations, la ressource de calcul peut avantageusement tre partage pour optimiser la surface. Les performances peuvent en tre affectes par la prsence du multiplexeur.

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Connexion datapath/contrleur: Une fois la conception du chemin de donnes acheve, on connecte lunit de contrle dont le rle est de piloter le chemin de donnes grce aux signaux de commande en fonction de lavancement des oprations (indicateurs dtat). On peut noter que le signal C1 tait remplacer par le signal trans qui sert la fois de sortie et de signal de contrle interne.

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Unit de contrle: Le comportement de lunit de contrle doit ensuite tre spcifi. Cette spcification peut tre ralise partir dun ASM boolen dans lequel les micro-oprations sont remplaces par leur signaux de commande/slection et les tests sont remplacs par les indicateurs dtat.

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Forme tabulaire equivalente: On peut alternativement reprsenter le comportement de lunit de contrle avec une table ou un diagramme dtats. La table est dispose ici sous forme linaire.

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Solution architecturale: Il faut finalement rechercher une solution architecturale pour lunit de contrle partir du ASM boolen ou des formes quivalentes (diagramme des tats, table des tats, etc). Nombreuses sont les architectures possibles

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Synthse logique: A partir de lASM boolen optimis (ou du diagramme dtat correspondant), il est possible de dduire une solution base sur le modle des FSM (sorties de moore et de mealy) en utilisant la dmarche de synthse logique vue dans le chapitre prcdent: codage des tats, identification des entres des FF, extraction des quations des blocs gnrateur des tats suivants et sorties. Une implmentation de la logique combinatoire est donnes titre dexemple.

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Solution architecturale finale: en connectant le bloc diagramme du chemin de donne avec celui de lunit de contrle, on obtient la solution architecturale finale du circuit

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Implmentation sur registre-dcodeur: Parmi diffrentes solutions, la mthode dimplantation base de registre-dcodeur permet de rduire la complexit (dans le cas gnral) en utilisant un bloc fonctionnel dcodeur. Un seul des signaux en sortie du dcodeur vaut 1 et matrialise ltat courant.

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Solution architecturale finale: en connectant le bloc diagramme du chemin de donne avec celui de lunit de contrle, on obtient la solution architecturale finale du circuit

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ROM: structure complexe associant un dcodeur des ranges de transistors.

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Implmentation sur XROM: Une implmentation alternative consiste nutiliser quun registre accompagn dune mmoire morte. Cette dernire stocke la table de transition dterminant ltat suivant et les sorties. Limplmentation est plus flexible mais moins performante et plus couteuse que les implmentation prcdentes. On peut tre amen dupliquer certaines valeurs pour plusieurs combinaisons dentre (adresses 4 et 5 par exemple).

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Solution architecturale finale: en connectant le bloc diagramme du chemin de donne avec celui de lunit de contrle base de Xrom, on obtient la solution architecturale finale du circuit

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