Sunteți pe pagina 1din 5

Design For Manufacturabilty & Design For Yield: Design Pour La Fabrication & Design Pour Le Rendement

Jaouad El Fouladi et Khalil Mouhsine


Abstract
Submicron technologies led the semi-conductor industries some problems to fabricate high yielding circuits. In this article, we did a research about two methods that are increasing in popularity for the last years. Design for Manufacturability and Design for Yield are without any question absolutely necessary to fabricate a circuit with the new submicron technologies. This had some consequence in the way foundries, EDA designers and integrated circuit Designer. Usually each one of the lather woks alone but know have to work all together so the technologies can be exploited at its maximum.

conception des circuits pour tenir compte de cette ralit. En effet, deux mthodes ont vu le jour rcemment soit la mthode de conception pour la fabrication et pour le rendement (DFM et DFY). Dans le prsent article, nous allons commencer par dcrire ce quest la DFM, nous poursuivrons par montrer ce quest la DFY et finirons par explorer rapidement un logiciel qui regroupe ces deux mthodes. II. METHODOLOGIE DFM Comme discut plus haut, lavnement de technologies nanomtriques a fait natre beaucoup de problmes lis la fabrication des circuits intgrs. Ces problmes sont de natures diverses et engendrent des effets tout aussi divers tels que des pertes de puissance causes par laugmentation exponentielle des courants de fuites, dtrioration de lintgrit du signal, des courts circuits, des circuits ouvert etc. Pour ce qui est des causes, notons au passage les phnomnes physiques tel que la diffraction, la modification de la gomtrie du circuit fabriqu par rapport au circuit dont le layout a t dessin et les dimensions des interconnexions plus ou moins incohrente. Aussi, toutes ces complications sajoutent les problmes lis aux variations dues au procd de fabrication. Ces dernires ont toujours exist mais leur importance est devenue critique. Cest l la raison pourquoi il fallait tenir compte de ces aspects lors de la conception. Ceci entrane quune

I. LINTRODUCTION a prdit depuis quelques dcennies dj que le niveau dintgration doublerait chaque 18mois. Cette loi a toujours t respecte, toutefois, elle na pas prdit que viendra un moment o elle ne pourra plus sappliquer en raison de la rduction des tailles des transistors des grandeurs submicroniques. De nos jours, on voit de plus en plus que cette loi ne pourra pas sappliquer indfiniment. En effet, depuis quelques annes, aprs lentre en march de la technologie 180nm, il est devenu trs difficile ou du moins de plus en plus difficile de concevoir des circuits avec un grand rendement car les outils qui vont dans ce sens sont passablement limits. La figure 1 montre la courbe de prdiction de lapparition des technologies submicronique. On y voit que nous sommes prs de dpasser la technologie 45nm. Ceci montre que dans les
A LOI DE MOORE

Fig. 2. volution des cots et des revenus dun produit.

Fig. 1. volution des technologies de conception des CI

prochaines annes, les problmes engendrs par le trs grands taux dintgrations seront trs important et les variations du procd de fabrication dpasseront largement les 50%. Cependant, des chercheurs ont dj commenc dvelopper des outils ou du moins des mthodologies de

communication doit stablir entre les fabricants de circuit intgrs c'est--dire les fonderies et les concepteurs de ces dits circuits. Ce qui conduira, plus tard, lapparition des mthodes de DFM et de DFY. Nous sommes maintenant en mesure de fournir une dfinition de ce quest la DFM. La conception pour la fabrication (DFM) est la gestion des contraintes de technologies appliques la conception du circuit. Cest le

processus par le quel un produit est conu, dont les Sur cette mme lance, citons quelques outils de fonctions sont optimis, fabriqu, assembl et expdi. dveloppement qui tiennent compte des mthodes DFM. Lobjectif de la DFM est de maximiser le volume de On trouve chez Mentor Graphics loutil Calibre production tout en minimisant le cot sans nuire la YieldAnalyser, qui permet davoir une approche complte fiabilit du produit [3]. La figure 2[3] montre lvolution de conception en vue dun meilleur rendement en des cots et revenus durant la vie dun produit (t2 t1). On identifiant les options. y voit quavant le dbut de la production, aucun revenu Synopsys pour sa part annonce les dernires offres qui nest gnr et que les cots atteignent un maximum. Ceci rpondent au besoin des clients au niveau de la conception sexplique par le fait que dans cette phase, un grand lie la fabrication (DFM). Pour optimiser de manire nombre dingnieur est sollicit pour faire la conception et significative la productivit de la conception de circuits le dveloppement du produit en question. Au temps t1p, la intgrs de 65 nanomtres (nm) et moins. Parmi ces outils production samorce et les revenus commencent grimper. on retrouve PrimeTime VX pour lanalyse statique de Aprs un certain temps, le produit ne gnre plus de revenu timing,Star-RCXT(TM) outil dextraction parasitique et car le produit est dpass. Notons que le revenu est trs PrimeYield qui permet danalyser le rendement de la intiment li au rendement spcialement dans le dbut de la production de composants.[19] production l o les prix sont les plus levs les revenus les Tous outils et cette collaboration montre un net dsire de plus haut. Les quelques crneaux peuvent tre expliqu par renforcer les liens entre fabrication et conception. le fait quon procde des amliorations du produit qui engendre un cot plus lev dabord et des revenus plus important ensuite. III. MEHODOLOGIE DFY Ces quelques lignes expliquent pourquoi il est si important davoir le meilleur rendement et le volume de production le Pour des technologies plus vieilles que la technologie plus lev. Ds lors, toute lutilis et limportance des 180nm, les variations de procd sont en gnrale dans une techniques de DFM apparat. En effet, les techniques de plage infrieure 10% pour des composants sur la mme DFM, comme mentionn plus haut, ont pour objectifs puce. Il est trs facile dobtenir un haut rendement damliorer la fabrication ou plutt le volume de simplement avec un dcalage rgulier par rapport la production ainsi que la faisabilit dun produit. Aussi, plus drive du procd. Toutefois, en rduisant la taille un produit est fiable plus il engendrera de revenus. Il sera minimale de canaux, les technologies plus rcentes, par donc question daugmenter le rendement aussi. Pour ce exemple pour les technologies 90nm et 45nm, les variations faire nous dresserons un portrait de ce quest la conception sur puces peuvent rapidement dpasser les 50%. Ds lors, pour le rendement (DFY). il est clair que les simples ajustements que lon pouvait Il serait maintenant justifi de montrer quelques faits par faire par rapport au procd en tant que tel ne sapplique rapport la venue des mthodes DFM dans les industries. plus. Il faut donc trouver des moyens de faire un design En 2000, il y a eu une collaboration entre les grandes socits de semi-conducteur en France soit ST Microelectronics, Philips et Motorola. Lobjectif de cette dernire tait de rduire le temps de fabrication des Wafer de 300mm avec un minimum de cot. Ceci montre que lindustrie est laffut de cette problmatique et sest dj donn comme objectif damliorer le march des semi-conducteurs. Deux autres gants des semi-conducteurs, Cadence et TSMC (Taiwan Semi-conductor Manufacturing Company) ont travaill de concert pour fabriquer en utilisant des principes lis la DFM pour raliser un SOC en technologie 65nm tout en rduisant le cycle de conception, en rpondant aux problmes de fabrication tout au long de la chane de production. [19]. Ces deux Colosses, pour acclrer la conception pour les technologies submicronique, ont dfinis ce quils appellent des flots de rfrence. Ces derniers ont pour but doptimiser et danalyser les circuits afin de fournir les meilleures performances. [19]. Ainsi, Cadence dvelopp Fig. 3. Rendement en fonction du design jusquau volume de production. diffrents sous logiciels dont RTL compiler, Encounter Test, SoC Encounter, Cadence QRC Extractions et dautres. Cette alliance entre Cadence et la TSMC montre robuste qui tiennent compte de ces variations qui sont loin la volont quon les fonderies de travailler avec les dtre ngligeable. Si rien nest fait, il faut compter en fournisseurs logiciels pour arriver un meilleur procd ou moyenne 2.5 lots de fabrication avant datteindre le plutt des meilleures produits qui rpondent aux exigences rendement escompt. Si un jeu de masque coute 0.75 du march et qui tiennent compte de la complexit des million de dollars, cette faon de faire engendrera un cot nouvelles technologies de fabrication submicronique. de 2.5millions de dollars au lieu du 0.75 million de dpart.

a, il faut ajouter les cots de dveloppement plus lev et un dlai avant la production de grand volume qui engendrera aussi invitablement des cots supplmentaire et une perte dune part du march. La figure 3[1] montre comment lutilisation de technique de DFY pourrait amliorer cette situation. En effet, on voit quon atteint la phase de production grande chelle plus rapidement. Limitant ainsi les cots lis au dveloppement et une rduction du temps dentre dans le march. Sans oublier que lors de la production grand volume, le rendement est plus lev, impliquant, encore une fois, des cots plus faibles. Ceci dit, il ne fait plus aucun doute que des moyens doivent tre pris pour incorporer des tapes

danalyse statistiques [2]. Des recherches mergentes vont en ce sens. Ces techniques pourront offrir des descriptions plus justes des phnomnes en prsence et une optimisation lors du layout sera aussi possible car contrairement aux techniques danalyse de coins, on nest pas oblig de prendre de mesures de protection exagrment importante ce qui conduisait des circuit surdimensionns. Toutefois, il faut noter que pour quun de ces mthodes passe du domaine acadmique ou du domaine de recherches au domaine industriel, il faut compter une dizaine dannes. Il ne faut donc pas sattendre voir ce genre de mthode dans les annes qui viennent. Aussi, il faut compltement repenser le flow de conception pour intgr les techniques de DFM/DFY. La figure 5 montre un exemple de flow de conception qui tient compte des techniques DFM/DFY [2]. Ce diagramme diffre des diagrammes habituels par lexistence de trois tapes. Soit ltape Feasibility, Nominal Design et Design centering. Lors de la premire tape, il faut sassurer que la topologie choisie fonctionne et est fabricable. Ceci assure que toutes les rgles de tailles sont respectes. Le circuit devrait fonctionner cette tape comme il se doit. Cette tape est ltape absolument ncessaire et sans elle rien nest possible. La seconde tape quant elle sert atteindre les spcifications nominales du systme. Les tailles sont donc optimises pour rpondre au critre sans doute le plus important lors de la conception savoir rpondre aux spcifications. Lors de cette tape, des analyses de sensibilits sont faites par rapport aux performances du circuit dpendant des variations de paramtres du design.

Fig. 4. Variation des parameters d au procd de fabrication

pour la DFM et DFY dans le flow de design. La figure 4[2] montre comment, au fil des annes, leffet des variations alatoires lintrieur dune mme puce. On voit clairement que depuis environ 2002, les variations par rapport une valeur typique ou centrale ne sont plus du tout ngligeable et la tendance veut que dans le futur la situation se dtriore. Il faut donc trouver le moyen de prdit ces variations pour que lors de la conception le design rsultant soit correct. Une approche longuement utilis pour que le design soit robuste face ces variations des paramtres du procd tait lanalyse en coin ou corner analysis. Le design tait conu de tel sorte quon faisait une simulation avec le pire cas par exemple et on Fig. 5 Flot de conception DFM/DFY examinait les rsultats. On supposait ensuite que si le circuit fonctionne dans le pire cas, il fonctionnera dans tous les autres cas. Cette faon simple de faire les choses a longuement t utilise et offrait de trs bons rsultats. Aussi les corrlations seront calcules afin de rduire des Avec laugmentation de la densit et la rduction des dpendances et une complexit probables avant ltude du transistors et la probabilit davoir une dfectuosit est rendement. Enfin lors de la dernire tape Le design est beaucoup plus leve et on ne peut plus se contenter dune centr par rapport aux paramtres du procd et une analyse en coin car elle serait trs peu efficace. Une analyse sera conduite pour dterminer le rendement solution est dutiliser une analyse statistique du problme. Par exemple, plusieurs outils de conceptions ont dj intgr des analyse Monte Carlo afin danalyser le rendement quoffrirait un design. De ces outils on peut nommer Cadence. Ceci dit, des techniques doptimisation statistiques sont en train de sajouter aux techniques

La recherche dans les domaines des EDA va en sens. Il faut russir concevoir des outils capables de parcourir ce flow de conception. Et cest la le plus grand dfi car on trois acteurs devront assurment travailler de concert. Ces trois acteurs sont la fonderie qui doit fournir les paramtres prcis et juste par rapport ses procds et elle doit conduire des recherches ou des tudes statistiques afin de fournir les esprances et variances mathmatiques des valeurs des paramtres des procds, les concepteurs de logiciel EDA qui doivent utiliser ces paramtres et discuter avec les concepteurs des circuits intgrs afin de trouver loutil qui rpond le mieux ses besoins et qui reprsente adquatement la ralit du procd. Ces discussions deviennent absolument ncessaires et de premire importance sans quoi, les rendements dsirs ne seront pas atteints de faon optimale si toutefois ils sont atteints. Enfin, en plus de ces mthodes danalyses et considrations, il existe des mthodes plus conventionnelles pour augmenter le rendement. Notons seulement les mthodes dajout de redondance, dajout de via pour les connections, ajouts des connections supplmentaires et des cellules BISR (BUILT-IN SELF

La conception dun circuit laide de ce logiciel ce fait en cinq tapes [5]. Lors de la premire tape, on procde la prparation du circuit. On dbute avec le schma du circuit et les modles des composants et on obtient un schma paramtris. La seconde tape prend le schma paramtris ainsi que les spcifications du circuit pour en sortir les caractristiques du circuit ainsi que les contraintes de

Fig. 7. Flot de conception de WICKED[5]

dimensionnement. Ensuite, pendant la troisime tape, on procde loptimisation de la faisabilit du circuit. En poursuit lors de la quatrime tape par la cration dun circuit normalis et optimis. Enfin le circuit est centr et le rendement est optimis. V. CONCLUSION. Dans cet article, il a t question de prsenter les mthodes de conception pour la fabrication et de conception pour le rendement (DFM et DFY). Il a t montr que lavnement des technologies submicronique a fait en sorte que de nouvelles faons de faire un design devaient tre trouves. Ces mthodes sont les DFM et DFY. Ces dernires, ont pour principaux objectives, damliorer le rendement, daugmenter les profits, de diminuer le temps dentre en march et de rduire des cots. Aussi, il existe une trs grande relation entre la DFM et la DFY dans les technologies nanomtriques. Aussi, il a t vu que les concepteurs logiciels EDA, les concepteurs de circuit intgrs ainsi que les fonderies devaient absolument travailler ensemble pour dvelopper des outils qui rpondent tous afin de produire le meilleur circuit au moindre cot et un trs haut rendement. REFERENCES
[1] [2] explore.ieee.org/iel5/8517/27325/01215782.pdf?arnumber=1215782 DATE 2006 Special Session:

Fig. 6. Rendement des mmoires dans un systme sur puce

REPAIR). La figure 7 [1] montre comment lajout de cellule redondante peut augmenter le nombre de dfauts dans une mmoire sur puces. On voit que le fait dajouter des cellules redondantes avec un lger effort de plus doptimisation donne des rsultats trs satisfaisant. IV. DFM/DFY EXEMPLE WICKED Une jeune firme allemande a dvelopp un logiciel WICKED qui fait lanalyse de rendement en tenant compte de mthodologies DFM/DFY. Ce logiciel dont le diagramme de conception est montr la figure 7[5] permet danalyser et trouver la meilleure topologie de circuit, optimiser les excutions nominales de circuit et accomplir des caractristiques et des contraintes donnes. Aussi, il permet de maximiser la robustesse de conception et rapporter les coins de processus et les variations statistiques.

DFM/DFY Design for Manufacturability and Yield - influence of process variations in digital, analog and mixed-signal circuit design [3] Design for Manufacturability in Submicron Domain W. Maly, H. Heineken, J. Khare and P. K. Nag Carnegie Mellon University Electrical and Computer Engineering Dept. [4] [5] Design for Manufacturability ITC 2003 Roundtable IEEE Design & Test of Computers ChipMD DFM/DFY Sales & Support Europe & Asia MunEDA Gmnh Notinger Weg 48 www.chipmd.com Design for Manufacturability IEEE Design & Test of Computers ITC 2003 Roundtable (P.144 P.156) Computer.org/e-News Journal of INDUSTRIAL TECHNOLOGY Teaching Design for Manufacturability with Desktop Computer-Aided Analysis By Dr. Louis Reifschneider The Official Electronic Publication of the National Association of Industrial Technology www.nait.org 2000 Guest Editors Introduction: DFM Drives Changes in Design Flow

Pittsburgh, PA 15213

[6]

[7]

[8]

The New Face of Design for Manufacturability

[9] http://www.synopsys.com/products/solutions/galaxy/dfy/dfy.html [10] Organizers: A. Ripp, MunEDA GmbH, Munich, Germany andreas.ripp@muneda.com;,

[11] http://www.reed-electronics.com/semiconductor/article/CA430963? text=photronics [12] http://www.chipmd.com/tech.html [13] http://www.eetimes.com/news/design/showArticle.jhtml? articleID=160900827 [14] http://csdl2.computer.org/comp/mags/dt/2004/03/d3177.pdf [15] http://csdl2.computer.org/persagen/DLAbsToc.jsp? resourcePath=/dl/mags/dt/&toc=comp/mags/dt/2005/03/d3toc.xml&D OI=10.1109/MDT.2005.67 [16] http://www.eetimes.com/news/design/showArticle.jhtml? articleID=59300732 [17] www.isqed.org/Archive/ISQED'05/EETIMES4-ISQED05.doc [18] http://www.chipdesignmag.com [19] http://www.cadence-europe.com [20] MNT Bulletin Vol.7/No.3 - 2006 Edited by IMT-Bucharest VOL.7/No.3 October 2006 [21] Application of Global Loops on ULSI Routing for DfY P. Panitz1, M. Olbrich1, J. Koehl2, E. Barke1 [22] Early, Accurate and Fast Yield Estimation through Monte CarloAlternative Probabilistic Behavioral Analog System Simulations [23] Modelling economics of DFT and DFY: a profit perspective S.-K. Lu and C.-Y. Lee [24] DFM Drives Changes in Design Flow Guest Editors Introduction Juan Antonio Carballo [25] TECHNOLOGIE DATE 2005 Le nanometrie impose une evolution des methodologies de conception [26] Les logiciels de syntheses logique et physique Novembre 2005 n163 Electronique [27] DFM, DFT, Silicon Debug and DiagnosisThe loop to ensure product yield [28] DFM Metrics for Standard Cells Robert aitken ARM Physical IP, Inc

M. Bhler, IBM Deutschland Entwicklung GmbH, Bblingen, Germany - buehler@de.ibm.com;