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Guas del Laboratorio de Sistemas Digitales I (710168M) UNIVERSIDAD DEL VALLE

Gua 4: Diseo de Multiplexores y Decodificadores.


1 OBJETIVOS Analizar las caractersticas estructurales y comportamentales de los circuitos multiplexores y circuitos decodificadores Construir multiplexores y decodificadores a nivel de compuerta y a nivel de registro. 2 PROCEDIMIENTO Con la ayuda de la herramienta EDA se analizarn las caractersticas de los multiplexores y decodificadores diseados a nivel de compuerta y a nivel de registro. Para lo cual inicialmente se proponen para todos los estudiantes el diseo de un mismo multiplexor y decodificador. Posteriormente se plantean tablas con una variedad de circuitos, de los cuales cada estudiante debe seleccionar los circuitos que le correspondan. Para todos los circuitos a disear se debe realizar la captura, simulacin y anlisis. 2.1 DISEO DE UN MULTIPLEXOR A NIVEL DE COMPUERTAS Capture un circuito correspondiente a un multiplexor de 4 vas 2 bits (MUX 4-2), realice este diseo a nivel de compuertas, utilizando compuertas AND, OR, NOT. Emplee el nmero de compuertas y los niveles que considere mas apropiado. Simule el circuito capturado. Analice la simulacin obtenida, para lo cual inicialmente construya la tabla de verdad para el circuito simulado, mida el valor del retardo de propagacin del circuito simulado y compare la tabla de verdad con la expresin propuesta inicialmente. 2.2 DISEO DE UN DECODIFICADOR A NIVEL DE COMPUERTAS Capture el circuito correspondiente a un decodificador de BCD a 7 segmentos, realice el diseo a nivel de compuertas, a partir de la expresin mnima de cada una de las funciones a implementar. Simule el circuito capturado. Analice la simulacin obtenida, para lo cual inicialmente construya la tabla de verdad para el circuito simulado, mida el valor del retardo de propagacin del circuito simulado y compare la tabla de verdad con la expresin propuesta inicialmente. 2.3 DISEO DE UN MULTIPLEXOR A NIVEL DE REGISTROS Dependiendo de su nmero (#Lista), seleccione dos de los circuitos indicados en la segunda columna de la tabla, estos circuitos deben ser implementados a partir del registro indicado en las columnas 3 a 7. Por ejemplo para el estudiante con el nmero de lista 13, debe realizar: un MUX 32-4 a partir del registro MUX 4-4 correspondiente a la columna X3 X8 y un MUX 4-32 a partir del registro MUX 4-4 correspondiente a la columna X3 X8.

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Circuito a Disear (seleccionar) #Lista 1a5 6 a 10 11 a 15 16 a 20 1a5 6 a 10 11 a 15 16 a 20 MUX128-1 MUX 64-2 MUX 32-4 MUX 16-8 MUX 16-8 MUX 8-16 MUX 4-32 MUX 2-64

A partir de (seleccionar) X1 X6 X2 X7 MUX 64-1 MUX 32-1 MUX 16-1 MUX 8-1 MUX 8-1 MUX 8-4 MUX 8-1 MUX 8-4 MUX 8-1 MUX 8-4 MUX 4-1 MUX 4-2 MUX 4-1 MUX 4-2 MUX 2-2 MUX 2-4

X3 X8 MUX 16-1 MUX 16-2 MUX 4-4 MUX 4-4 MUX 4-4 MUX 4-4 MUX 4-4 MUX 2-8

X4 X9 MUX 8-1 MUX 4-1 MUX 4-1 MUX 4-8 MUX 4-8 MUX 4-8 MUX 4-8 MUX 2-16

X5 X0 MUX 4-1 MUX 4-2 MUX 2-4 MUX 2-8 MUX 2-8 MUX 2-16 MUX 2-16 MUX 2-32

2.3.1 Diseo del primer Registro Una vez seleccionado el registro a disear (columnas 3-7 de la tabla), captrelo a nivel de compuertas, para esto utilice la descripcin que considere mas apropiada. Simule el mdulo capturado. Analice la simulacin obtenida, para lo cual construya la tabla de verdad para el circuito simulado, mida el valor del retardo de propagacin del circuito simulado y verifique que la tabla corresponde al registro diseado. 2.3.2 Diseo del primer multiplexor a nivel de registros A partir mdulo desarrollado (primer registro) en el punto anterior, realice el diseo del multiplexor seleccionado, para lo cual debe utilizar las veces que sea necesario dicho registro y los componentes adicionales que considere. Realice esta captura. Simule el circuito capturado. Analice la simulacin obtenida y mida el valor del retardo de propagacin del circuito simulado. 2.3.3 Diseo del segundo multiplexor a nivel de registros Repita los pasos 2.3.1 y 2.3.2 para el segundo multiplexor seleccionado 2.4 DISEO DE UN DECODIFICADOR A NIVEL DE REGISTROS Disee un Decodificador binario de 6 a 64, a partir de su nmero en la lista de clase (#Lista) seleccione el registro indicado en las columnas 3 a 7. Por ejemplo para el estudiante con el nmero de lista 13, debe utilizar el registro DEC 3-8 correspondiente a la columna X3 X8.
Circuito a Disear (seleccionar) #Lista 1 a 20 Decodificador binario de 6 a 64 A partir de (seleccionar) X1 X6 X2 X7 DEC 1-2 DEC 2-4 X3 X8 DEC 3-8 X4 X9 DEC 4-16 X5 X0 DEC 5-32

2.5 DISEO DE UN GENERADOR DE PARIDAD Disee un circuito que genere la paridad para un dato de 64 bits, obteniendo un bit de paridad PAR o IMPAR y utilizando las compuertas XOR o XNOR. A partir de su nmero en la lista de clase (#Lista) seleccione la paridad y el tipo de compuerta indicados en las columnas 3 a 7. Por ejemplo para el estudiante con el nmero de lista 13, debe utilizar paridad Impar, y utilizar compuertas XOR correspondiente a la columna X3 X8.
Circuito a Disear (seleccionar) #Lista 1 a 20 Circuito generador de Paridad 64 A partir de (seleccionar) X1 X6 X2 X7 Par, XOR Par, XNOR X3 X8 Impar, XOR X4 X9 Impar, XNOR X5 X0 Par e Impar

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3 INFORME 3.1 PRESENTACIN DE LOS RESULTADOS. Imprima para el trabajo realizado: Las capturas grficas Las seales de simulacin. (Los estmulos y los resultados de las simulaciones). 3.2 ANLISIS DE RESULTADOS OBTENIDOS: Construya las tablas de verdad indicadas en el procedimiento Tabule los retardos indicados en el procedimiento para cada circuito capturado Tabule el tipo y nmero de compuertas utilizadas para cada circuito capturado Tabule los resultados de la sntesis para cada circuito: PLD utilizado, rea utilizada, puertas equivalentes, pines usados. Compare el diseo y los datos obtenidos para los dos multiplexores del punto 2.3 3.3 CONCLUSIONES