FLBIO ALBERTO BARDEMAKER BATISTA

MODULAO VETORIAL APLICADA A RETIFICADORES TRIFSICOS PWM UNIDIRECIONAIS

FLORIANPOLIS 2006

UNIVERSIDADE FEDERAL DE SANTA CATARINA PROGRAMA DE PS-GRADUAO EM ENGENHARIA ELTRICA

MODULAO VETORIAL APLICADA A RETIFICADORES TRIFSICOS PWM UNIDIRECIONAIS

Tese submetida Universidade Federal de Santa Catarina como parte dos requisitos para a obteno do grau de Doutor em Engenharia Eltrica.

FLBIO ALBERTO BARDEMAKER BATISTA

Florianpolis, Junho de 2006.

MODULAO VETORIAL APLICADA A RETIFICADORES TRIFSICOS PWM UNIDIRECIONAIS

FLBIO ALBERTO BARDEMAKER BATISTA

Esta Tese foi julgada adequada para a obteno do Ttulo de Doutor em Engenharia Eltrica, rea de Concentrao em Sistemas de Energia, e aprovada em sua forma final pelo Programa de Ps-Graduao em Engenharia Eltrica da Universidade Federal de Santa Catarina.
______________________________________ Prof. Ivo Barbi, Dr. Ing. Orientador ______________________________________ Prof. Nelson Sadowski , Dr. Coordenador do Programa de Ps-Graduao em Engenharia Eltrica

Banca Examinadora:
______________________________________ Prof. Ivo Barbi, Dr. Ing. Presidente

______________________________________ Cludio Manoel da Cunha Duarte, Dr.

______________________________________ Eduardo Flix Ribeiro Romaneli, Dr.

______________________________________ Daniel Juan Pagano, Dr.

______________________________________ Samir Ahmad Mussa, Dr.

______________________________________ Denizar Cruz Martins, Dr.

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Resumo da Tese apresentada UFSC como parte dos requisitos necessrios para a obteno do grau de Doutor em Engenharia Eltrica.

MODULAO VETORIAL APLICADA A RETIFICADORES TRIFSICOS PWM UNIDIRECIONAIS Flbio Alberto Bardemaker Batista
Junho/2006 Orientador: Ivo Barbi, Dr. Ing. rea de Concentrao: Eletrnica de Potncia e Acionamento Eltrico. Palavras Chave: Retificadores trifsicos PWM unidirecionais, modulao vetorial, controle vetorial, correo de fator de potncia, controle digital. Nmero de Pginas: 282. Resumo: Este trabalho apresenta a aplicao da modulao vetorial a retificadores trifsicos PWM unidirecionais de dois nveis. Os conceitos da modulao vetorial e controle vetorial so introduzidos, tomando como exemplo a aplicao destas tcnicas de controle e modulao ao retificador trifsico PWM bidirecional. Estratgias de modulao vetorial so propostas para os retificadores unidirecionais conectados em Y, e em ponte. Verifica-se a validade da extenso das tcnicas de modulao propostas outros retificadores e define-se uma metodologia generalizada para aplicao da modulao vetorial aos retificadores unidirecionais de dois nveis. So analisadas as estruturas de controle vetorial e a adaptao da modelagem proposta a cada tipo de retificador. Os projetos das estruturas de potncia e de controle digital com DSP so realizados e os resultados da aplicao da modulao vetorial aos retificadores trifsicos so verificados atravs de simulao digital e da experimentao de um prottipo de 20kW. Os retificadores implementados apresentam alto rendimento, baixa taxa de distoro harmnica para as correntes de entrada e elevado fator de potncia.

iii

Abstract of Thesis presented to UFSC as a partial fulfillment of the requirements for the degree of Doctor in Electrical Engineering.

SPACE VECTOR MODULATION APPLIED TO THREEPHASE UNIDIRECTIONAL PWM RECTIFIERS Flbio Alberto Bardemaker Batista
June/2006 Advisor: Ivo Barbi, Dr. Ing. Area of Concentration: Power Electronics and Electrical Drives. Keywords: Three-phase unidirectional PWM rectifiers space vector modulation, vector control, power factor correction, digital control. Number of Pages: 282. Abstract: This work presents the application of space vector modulation to the three-phase two-level unidirectional PWM rectifiers. The concepts of space vector modulation and of vector control are introduced are applied to the bidirectional three-phase PWM rectifier as an example. Space vector strategies are proposed for Y-connected rectifiers, -connected rectifiers and bridge-connected rectifiers. The extension of proposed modulation techniques for other rectifiers is verified and a generalized methodology for application of two-level unidirectional rectifiers is defined. Vector control structures and the adaptation of proposed modeling are analyzed. The design of power structures and the design of digital control structures with DSP are performed. The results of application of space vector modulation to the three-phase rectifiers are verified by digital simulation and by a 20 kW prototype experimentation. Implemented unidirectional two-level PWM rectifiers present regulated output voltage, high efficiency, high power factor and low input current THD.

iv

SUMRIO
SIMBOLOGIA................................................................................................................ CAPTULO 1 Introduo Geral................................................................................... 1.1 Introduo............................................................................................................... 1.1.1 Retificadores Unidirecionais.................................................................... 1.1.2 Modulao e Controle Vetorial................................................................ 1.2 Objetivos do Trabalho e Metodologia Empregada................................................. 1.3 Organizao do Trabalho....................................................................................... CAPTULO 2 Modulao Vetorial e Controle Vetorial.............................................. 2.1 Introduo............................................................................................................... 2.2 Princpios da Modulao Vetorial.......................................................................... 2.2.1 Topologia e Vetores Disponveis............................................................. 2.2.2 Implementao dos Vetores..................................................................... 2.2.3 Seqncia de Vetores............................................................................... 2.3 Controle Vetorial.................................................................................................... 2.3.1 Modelagem do Retificador Trifsico Bidirecional Empregando a Transformao de Park.................................................................................................... a) Obteno do Modelo do Conversor Visto a Partir da Entrada (CA)..... b) Obteno do Modelo do Conversor Visto a Partir da Sada (CC)........ 2.3.2 Estratgia de Controle.............................................................................. 2.4 Resultados de Simulao........................................................................................ 2.4.1 Simulaes em Malha Aberta................................................................... 2.4.2 Simulaes em Malha Fechada................................................................ 2.5 Concluso............................................................................................................... CAPTULO 3 Modulao Vetorial Aplicada ao Retificador Trifsico PWM Unidirecional de Dois Nveis Y_1.................................................................................. 3.1 Introduo............................................................................................................... 3.2 Etapas de Operao................................................................................................ 3.3 Modulao Vetorial................................................................................................ v 46 46 47 49 24 24 33 35 36 37 39 44 xii 1 1 2 7 7 8 10 10 10 10 13 16 23

3.3.1 Vetores Disponveis.................................................................................. 3.3.2 Seqncia de Vetores e Sinais de Comando Para os Sub-Setores............ 3.4 Dimensionamento do Estgio de Potncia............................................................. 3.4.1 Clculos Preliminares e Condies de Operao..................................... 3.4.2 Dimensionamento dos Indutores de Entrada............................................ 3.4.3 Dimensionamento do Capacitor de Sada................................................. 3.4.4 Dimensionamento dos Interruptores......................................................... 3.4.5 Dimensionamento dos Diodos DI12.......................................................... 3.4.6 Dimensionamento dos Diodos DI34.......................................................... 3.4.7 Dimensionamento dos Diodos DI56.......................................................... 3.5 Modelagem e Controle........................................................................................... 3.5.1 Modelagem do Retificador....................................................................... 3.5.2 Estratgia de Controle e Projeto dos Controladores.............................. a) Projeto dos Controladores para as Malhas de Corrente Id e Iq........... b) Projeto do Controlador para a Malha de Tenso................................ 3.6 Resultados de Simulao........................................................................................ 3.6.1 Simulaes em Malha Aberta................................................................... 3.6.2 Simulaes em Malha Fechada................................................................ 3.7 Concluso............................................................................................................... CAPTULO 4 Modulao Vetorial Aplicada ao Retificador Trifsico PWM Unidirecional de Dois Nveis _1................................................................................... 4.1 Introduo............................................................................................................... 4.2 Etapas de Operao................................................................................................ 4.3 Modulao Vetorial................................................................................................ 4.3.1 Vetores Disponveis.................................................................................. 4.3.2 Seqncia de Vetores e Sinais de Comando Para os Sub-Setores............ 4.4 Dimensionamento do Estgio de Potncia............................................................. 4.4.1 Dimensionamento dos Indutores de Entrada............................................ 4.4.2 Dimensionamento do Capacitor de Sada................................................. 4.4.3 Dimensionamento dos Interruptores........................................................ 4.4.4 Dimensionamento dos Diodos DI3456........................................................ 4.4.5 Dimensionamento dos Diodos DI12.......................................................... vi

49 54 61 62 62 62 63 63 64 64 65 65 66 67 71 75 75 76 84

85 85 86 88 88 92 98 98 98 99 99 100

4.5 Modelagem e Controle........................................................................................... 4.5.1 Modelagem do Retificador....................................................................... 4.5.2 Estratgia de Controle e Projeto dos Controladores............................. 4.6 Resultados de Simulao........................................................................................ 4.6.1 Simulaes em Malha Aberta................................................................... 4.6.2 Simulaes em Malha Fechada................................................................ 4.6.3 Estgio de Potncia................................................................................... 4.7 Concluso............................................................................................................... CAPTULO 5 Modulao Vetorial Aplicada a Outros Retificadores Unidirecionais e Anlise dos Resultados................................................................................................. 5.1 Introduo............................................................................................................... 5.2 Aplicao da Modulao Vetorial ao Retificador Unidirecional Y_2................... 5.2.1 Simulaes em Malha Aberta.................................................................. 5.2.2 Simulaes em Malha Fechada................................................................ 5.3 Aplicao da Modulao Vetorial ao Retificador Unidirecional _2.................... 5.3.1 Simulaes em Malha Aberta................................................................... 5.3.2 Simulaes em Malha Fechada................................................................ 5.4 Aplicao da Modulao Vetorial aos Retificadores Unidirecionais Ponte_1 e Ponte_2............................................................................................................................ 5.4.1 Vetores Utilizados e Sinais de Comando................................................. 5.4.2 Seqncia de Vetores e Sinais de Comando Para os Sub-Setores........... 5.4.3 Modelagem do Retificador....................................................................... 5.4.4 Estratgia de Controle e Projeto dos Controladores............................. 5.4.5 Simulaes em Malha Aberta................................................................... 5.4.6 Simulaes em Malha Fechada................................................................ 5.5 Anlise dos Resultados........................................................................................... 5.6 Concluso............................................................................................................... CAPTULO 6 Projeto e Implementao do Estgio de Potncia................................. 6.1 Introduo............................................................................................................... 6.2 Dimensionamento do Estgio de Potncia............................................................. 6.2.1 Clculos Preliminares e Condies de Operao.................................... vii

100 100 102 103 103 104 111 116

117 117 117 118 119 122 123 124 127 128 130 132 133 134 135 140 148 149 149 149 150

6.2.2 Dimensionamento dos Indutores de Entrada............................................ 6.2.3 Dimensionamento do Capacitor de Sada................................................. 6.2.4 Dimensionamento dos Interruptores......................................................... 6.2.5 Dimensionamento dos Diodos DI12.......................................................... 6.2.6 Dimensionamento dos Diodos DI34.......................................................... 6.2.7 Dimensionamento dos Diodos DI56.......................................................... 6.2.8 Dimensionamento do Dissipador............................................................. 6.3 Hardware para Condicionamento de Sinais e Interface com o DSP...................... 6.3.1 Filtro Anti Aliasing................................................................................... 6.3.2 Amostragem das Correntes de Entrada.................................................... 6.3.3 Amostragem da Tenso de Sada............................................................. 6.3.4 Sincronismo.............................................................................................. 6.3.5 Circuitos de Comando e Protees........................................................... 6.3.6 Conversores D/A...................................................................................... 6.4 Fontes Auxiliares e Circuito de Pr-Carga............................................................. 6.5 Concluso............................................................................................................... CAPTULO 7 Controle Digital e Implementao em DSP.......................................... 7.1 Introduo............................................................................................................... 7.2 Discretizao dos Modelos..................................................................................... 7.2.1 Malha de Corrente.................................................................................... 7.2.2 Malha de Tenso....................................................................................... 7.3 Metodologia de Projeto dos Controladores Discretos............................................ 7.3.1 Controladores de Corrente..................................................................... 7.3.2 Controlador de Tenso.......................................................................... 7.3.3 Simulaes............................................................................................... 7.4 Caractersticas do DSP Utilizado........................................................................... 7.5 Programao........................................................................................................... 7.5.1 Fluxograma............................................................................................... 7.5.2 Configuraes........................................................................................... a) Definio de Valores e Inicializao do Sistema.................................. b) Pinos de Entrada/Sada Digital (I/O)..................................................... c) Conversor Analgico/Digital (A/D)...................................................... viii

150 151 152 153 155 156 156 158 159 160 160 161 162 163 163 164 165 165 165 166 166 167 167 171 176 184 186 186 187 187 188 188

d) Gerenciador de Eventos........................................................................ e) Interrupes........................................................................................... 7.5.3 Amostragem de Sinais.............................................................................. 7.5.4 Teste de Sincronismo.......... .................................................................... 7.5.5 Protees de Nvel de Tenso e Partida Suave......................................... 7.5.6 Transformao Direta e Inversa............................................................... 7.5.7 Implementao dos Controladores........................................................... 7.5.8 Definio dos Setores e Clculo das Razes Cclicas.............................. 7.6 Concluso............................................................................................................... CAPTULO 8 Resultados Experimentais..................................................................... 8.1 Introduo............................................................................................................... 8.2 Operao sem Correo de Fator de Potncia ....................................................... 8.3 Testes das Rotinas Implementadas......................................................................... 8.3.1 Procedimento de Partida........................................................................... 8.4 Retificador Unidirecional Y_1............................................................................... 8.4.1 Operao com VL = 220 V e VO = 400 V................................................ 8.4.2 Operao com VL = 380 V e VO = 700 V................................................ 8.5 Retificador Unidirecional _1............................................................................... 8.5.1 Operao com VL = 220 V e VO = 400 V................................................ 8.5.2 Operao com VL = 380 V e VO = 700 V................................................ 8.6 Concluso............................................................................................................... CONCLUSO GERAL.................................................................................................. ANEXO A Esquemtico e Netlist para a Simulao do Retificador Trifsico Bidirecional..................................................................................................................... A.1 Esquemtico para a Simulao do Retificador Trifsico Bidirecional.................. A.2 Netlist para a Simulao do Retificador Trifsico Bidirecional............................ ANEXO B Esquemtico e Netlist para a Simulao do Retificador Trifsico Unidirecional Y_1........................................................................................................... B.1 Esquemtico para a Simulao do Retificador Trifsico Unidirecional Y_1........ ix

188 189 189 189 190 192 193 194 194 195 195 195 196 200 201 201 209 213 213 220 225 226

229 229 231

234 234

B.2 Netlist para a Simulao do Retificador Trifsico Unidirecional Y_1.................. ANEXO C Esquemtico e Netlist para a Simulao do Retificador Trifsico Unidirecional _1............................................................................................................ C.1 Esquemtico para a Simulao do Retificador Trifsico Unidirecional _1........ C.2 Netlist para a Simulao do Retificador Trifsico Unidirecional _1.................. ANEXO D Dimensionamento do Estagio de Potncia para o Retificador Trifsico PWM Unidirecional _1................................................................................................. D.1 Clculos Preliminares............................................................................................ D.2 Dimensionamento dos Indutores de Entrada......................................................... D.2.1 Valor da Indutncia................................................................................. D.2.2 Corrente Eficaz no Indutor...................................................................... D.2.3 Corrente de Pico no Indutor..................................................................... D.2.4 Corrente Mdia no Indutor...................................................................... D.2.5 Tenso de Pico no Indutor....................................................................... D.3 Dimensionamento do Capacitor de Sada.............................................................. D.3.1 Valor da Capacitncia.............................................................................. D.3.2 Corrente Eficaz no Capacitor.................................................................. D.3.3 Corrente de Pico no Capacitor................................................................. D.3.4 Corrente Mdia no Capacitor.................................................................. D.3.5 Tenso no Capacitor................................................................................ D.4 Dimensionamento dos Interruptores...................................................................... D.4.1 Corrente Eficaz no Interruptor................................................................. D.4.2 Corrente de Pico no Interruptor............................................................... D.4.3 Corrente Mdia no Interruptor................................................................. D.4.4 Tenso de Pico no Interruptor................................................................. D.5 Dimensionamento dos Diodos DI3456..................................................................... D.5.1 Corrente Eficaz nos Diodos DI3456........................................................... D.5.2 Corrente de Pico nos Diodos DI3456......................................................... D.5.3 Corrente Mdia nos Diodos DI3456........................................................... D.5.4 Tenso de Pico nos Diodos DI3456............................................................ x

236

239 239 241

244 244 246 246 246 247 247 247 248 248 249 250 250 250 250 250 251 251 252 252 252 253 253 254

D.6 Dimensionamento dos Diodos DI12....................................................................... D.6.1 Corrente Eficaz nos Diodos DI12............................................................. D.6.2 Corrente de Pico nos Diodos DI12............................................................ D.6.3 Corrente Mdia nos Diodos DI12............................................................. D.6.4 Tenso de Pico nos Diodos DI12.............................................................. ANEXO E Esquemas Eltricos das Placas Utilizadas no Prottipo............................. E.1 Esquemas Eltricos................................................................................................ ANEXO F Listagem do Programa para o Controle do Retificador Trifsico Unidirecional................................................................................................................... REFERNCIAS BIBLIOGRFICAS............................................................................

254 254 255 255 255 256 256

263 276

xi

LISTA DE SIMBOLOS
1. Smbolos Adotados nos Equacionamentos
Smbolo C C D E f fv I, i K, k L M Significado Controlador Capacitncia Rao cclica (Duty Cycle) Energia Freqncia Freqncia afetada pela transformao para o plano W Corrente Constante Indutncia Matriz de transformao Matriz Inversa Matriz Transposta Potncia Ativa Potncia Reativa Resistncia eltrica Resistncia trmica Varivel complexa Perodo, Intervalo. Temperatura Instante de tempo Vetor unitrio Tenso, Diferena de Potencial Vetores espaciais Varivel complexa discreta Perturbao em torno de um ponto de operao da varivel x Reatncia Varivel complexa discreta no plano W Defasagem Variao de carga em um capacitor Rendimento Fator, relao entre variveis Freqncia angular afetada pela transformao para o plano W Freqncia Angular Variao de uma grandeza em torno de um valor W VA C/W Unidade F J Hz Hz A H

1 T

P Q R R s T T t

s C s V

u
V, v V z X w

C % rad/s rad/s

2. Smbolos para Referenciar Elementos de Circuitos

Smbolo C D L R S v V Significado Capacitor Diodo Indutor Resistncia Interruptor Fonte de tenso alternada Valor contnuo de tenso

xii

3. Smbolos de Unidades de Grandezas Fsicas

Smbolo A db f F H s V VA W Significado Ampre Decibel Freqncia Faraday Henry Graus eltricos Segundos Volt VoltAmpere Watt Freqncia angular Ohm

4. Acrnimos e Abreviaturas
Smbolo A/D AR CA CC CI cmd CPU D/A DSP EVM FD FP FTMF IGBT I/O MIPS OFF ON PL PS PWM SS SVM THD UPS Y Significado Conversor Analgico-Digital Registro auxiliar Corrente Alternada Corrente Contnua Circuito Integrado Sinal de Comando Unidade central de processamento Conversor digital analgico Processador digital de sinais (Digital Signal Processor) Mdulo Gerenciador de Eventos Fator de Deslocamento Fator de Potncia Funo de Transferncia em Malha Fechada Insulated Gate Bipolar Tansistor Entrada/Sada Milhes de instrues por segundo Interruptor Aberto Interruptor Fechado Plano Limite Plano de Separao Modulao por largura de pulso (Pulse Width Modulation) Sub-Setor Modulao vetorial (Space Vector Modulation) taxa de distoro harmnica (Total Harmonic Distotion) Fonte de Alimentao Ininterrupta (Uninterrupted Power System) Conexo em Y ou estrela Conexo em delta ou tringulo

xiii

5. Sub-ndices Utilizados
Smbolo a A AF A,B e C ANT BF c C CAP CE CH CO cond d, D Desacopl EF F FAA I I IN JC L MAX MED O on off P P P q R REF REQ S SE Sh Sint SOFT T T V Z Significado Amostragem de tenso Amostragem Alta freqncia Fases A, B e C Varivel do perodo anterior Baixa freqncia Corte ou cruzamento Coletor Capacitncia equivalente Entre os terminais de coletor e emissor Entre o encapsulamento e o dissipador (H) Capacitor de sada Durante a conduo Varivel de eixo direto Varivel de desacoplamento Valor eficaz rms Varivel relativa a rede eltrica Relativo ao filtro de anti aliasing Varivel relativa a malha de corrente Parcela Intregal Varivel de Entrada Entre juno (J) e encapsulamento Varivel de linha Valor mximo Valor mdio avg Varivel de sada Na entrada em conduo No bloqueio Valor de pico, mximo Plo do controlador Parcela Proporcional Varivel de eixo em quadratura Retificador Varivel de referncia Resistor de equalizao Chaveamento, comutao ou de um interruptor Srie equivalente Amostragem de corrente Sintetizado, resultante Relativo a partida suave Varivel relativa a forma de onda triangular Total Varivel relativa a malha de tenso Zero do controlador Varivel de eixo Varivel de eixo

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Captulo 1 - Introduo Geral

1.1. Introduo
O desenvolvimento de circuitos retificadores trifsicos com elevado fator de potncia tem merecido grande ateno por parte de engenheiros e pesquisadores da rea de eletrnica de potncia, visando melhoria de desempenho em caractersticas como: fator de potncia, rendimento, densidade de potncia, regulao da tenso de sada, esforos de tenso e corrente nos semicondutores, etc. No que se refere ao fator de potncia (FP), os retificadores convencionais apresentam distores nas correntes drenadas da rede e um reduzido fator de potncia [1]. Como conseqncias destas caractersticas, surgem distores nas tenses de alimentao, aumentam as perdas nas redes de distribuio e interferncias eletromagnticas, prejudicando o funcionamento de outros equipamentos. Desta forma, estes retificadores no conseguem atingir o desempenho satisfatrio para atender normas internacionais [2-3] que definem os limites recomendados para o contedo harmnico dos sinais de corrente em equipamentos eletrnicos. No caso da norma IEC 61000 3-4 que aplicada a equipamentos com correntes maiores que 16A, tm-se os limites das componentes individuais das harmnicas de corrente de entrada apresentados na Tabela 1-1, juntamente com o valor admissvel da taxa de distoro (Total Harmonic Distortion THD) (1.1). THD 40 =

In n =2 1
40

(1.1)

Tabela 1-1 Limites das componentes individuais das harmnicas de corrente e THD.

THD40 IEC61000 3-4 16%

I5 /I1 14%

I7 /I1 11%

I11 /I1 10%

I13 /I1 8%

Por outro lado, nos retificadores com elevado fator de potncia (PFC) que utilizam a modulao por largura de pulso (Pulse Width Modulation - PWM), o comando adequado dos interruptores nos retificadores PWM permite a obteno de correntes de entrada praticamente senoidais e em fase com as tenses de alimentao e reduzidas taxas de distoro harmnica.

Nesta rea, podem ser citados estudos referentes ao desenvolvimento de novas topologias e mtodos de comutao, estratgias de controle e modelagem e tcnicas de modulao. Entre as propostas apresentadas, no existem solues que possam ser consideradas como um padro a ser seguido. No que se refere s tcnicas de modulao, algumas alternativas so propostas modulao PWM convencional. Estas tcnicas so direcionadas principalmente ao controle de inversores [4-8], retificadores bidirecionais [9-12] e retificadores unidirecionais de trs nveis [13-18], identificando-se a necessidade de desenvolvimento ou adaptao de tcnicas de modulao para a aplicao em conversores CA-CC trifsicos unidirecionais de dois nveis com elevado fator de potncia. Neste trabalho, sero utilizados os conceitos apresentados na teoria de potncia ativa e reativa tradicional [19-20], estes conceitos so suficientes para avaliar o desempenho dos retificadores estudados, pois se considera o sistema trifsico simtrico e equilibrado. Com isso, possvel aplicar a teoria de controle vetorial a estes retificadores e verificar parmetros como fator de potncia, onde se considera principalmente as componentes fundamentais das correntes e tenses do sistema. Em sistemas desequilibrados, podem ser aplicados conceitos como os da teoria da potncia reativa instantnea [19-21] para a anlise de sistemas em aplicaes que exijam o controle de outras componentes que no sejam as fundamentais. 1.1.1. Retificadores Unidirecionais Em aplicaes de elevada potncia, como UPSs (Uninterrupted Power Systems) e fontes de alimentao para telecomunicaes, nas quais no necessrio o fluxo bidirecional de potncia, os retificadores unidirecionais apresentam algumas vantagens como a diminuio do nmero de interruptores, proteo natural contra curto circuito no barramento CC e reduzido processamento de energia pelos interruptores ativos. grande o nmero de topologias de conversores trifsicos PWM unidirecionais apresentados na literatura [22-26], podendo ser identificados vrios fatores que caracterizam uma determinada estrutura como, por exemplo:

Modo de conduo contnua ou descontnua; Topologias de dois ou de trs nveis; Topologias derivadas dos conversores boost, buck, buck-boost, etc.; Topologias com ou sem isolao; Nmero de interruptores ativos; Acesso ao neutro.

Quando a tenso de barramento no demasiadamente elevada, as topologias de dois nveis se tornam atrativas, pois no apresentam a necessidade do controle da tenso do ponto mdio do barramento CC, diminuindo o nmero de sensores e controladores empregados. Na literatura, so apresentadas diversas topologias de retificadores PWM unidirecionais de dois nveis [22-33]. Algumas destas estruturas apresentam em comum, a conexo dos interruptores bidirecionais em Y ou ou a conexo em ponte trifsica, derivada do retificador trifsico PWM bidirecional [34-35]. A estrutura da Fig. 1-1 (Retificado Y_1) uma estrutura proposta localmente [27-28] na qual a estratgia de modulao vetorial ainda no foi aplicada. Este retificador tem os interruptores bidirecionais internos aos braos de diodos, conectados em Y e so utilizados apenas trs interruptores ativos.
M

P
DA1 DB1 DC1

iO ( t )
DC5

DA3

D A5

SA

B
D A6

DB3

DB5

SB
DB4 DB6

DC3

SC
DC4 DC6

DA4
D A2

CO

RO

+ V O

DB2

DC2

LA
iA (t )
vA ( t )

LB

LC
iC ( t )
vC ( t )

iB ( t )
vB (t )

Fig. 1-1 Retificador Y_1.

O retificador apresentado na Fig. 1-2 (Retificador _1) uma estrutura semelhante ao retificador da Fig. 1-1, porm os interruptores bidirecionais esto conectados em .

As referncias que tratam deste conversor [31-32] no apresentam detalhes da implementao da modulao vetorial aplicada a estes conversores, nem informaes sobre a anlise e dimensionamento desta estrutura.

P
DA1
DB1

DC1

iO ( t )
DC5

DA3

D A5

SA

B
D A6

DB3

DB5

SB
DB4 DB6

DC3

+
CO
RO

SC
DC4 DC6

V O

DA4
D A2

DB2

DC2

LA
iA (t )
vA ( t )

LB

LC
iC ( t )
vC ( t )

iB ( t )
vB ( t )

Fig. 1-2 Retificador _1.

Nas figuras Fig. 1-3 e Fig. 1-4 so apresentados mais dois retificadores, um conectado em Y (Retificador Y_2) e outro conectado em (Retificador _2) [29-30]. Estes retificadores possuem os interruptores bidirecionais externos aos braos de diodos com dois interruptores ativos para cada interruptor bidirecional.

P
DA1
SA1 SA2

DB1
SB1 SB2

DC1
SC1 SC2

iO ( t )

A
DA3 DA4

B
DB3 DB2
D B4

C
DC3
D C4

+
CO
RO

V O

D A2

DC2

LA
iA ( t )
vA ( t )

LB

LC
iC ( t )
vC ( t )

iB (t )
vB ( t )

Fig. 1-3 Retificador Y_2.

P
DA1
SA1 SA2

DB1
SB1 SB2

DC1
SC1 SC2

iO ( t )

A
DA3

B
DA4
DB2 DB3
D B4

C
DC3 DC2
DC4

+
CO
RO

V O

D A2

LA
iA (t )
vA (t )

LB

LC
iC ( t )
vC ( t )

iB ( t )
vB ( t )

Fig. 1-4 Retificador _2.

O retificador da Fig. 1-5 (Retificador Y_3) [22] tambm uma estrutura que utiliza a conexo Y, com os interruptores bidirecionais internos aos braos de diodos, porm com a utilizao de seis interruptores ativos.
M

P
DA1 DB1 DC1

iO ( t )
DC3

SA1

A
SA2

DA3

D A5

SB1

DB3

DB5

SC1

C
SC2 D C4

DC5

DA4

D A6

SB2

D B4

DB6

DC6

CO

RO

+ V O

D A2

D B2

D C2

LA
iA (t )
vA ( t )

LB

LC
iC ( t )
vC ( t )

iB ( t )
vB (t )

Fig. 1-5 Retificador Y_3.

A estrutura apresentada na Fig. 1-6 (Retificador Ponte_1) [23] tambm utiliza seis interruptores, com a conexo em ponte externa aos braos de diodos.

P
DA1 DB1 DC1

iO ( t )
SA1
D A3

SB1

D B3

SC1

DC3

CO
SA2
D A4

RO

+ V O

SB2

D B4

SC2

DC4

D A2

DB2

DC2

LA
iA (t )
vA (t )

LB

LC
iC ( t )
vC ( t )

iB (t )
vB (t )

Fig. 1-6 Retificador Ponte_1.

Na Fig. 1-7 apresentado outro retificador unidirecional (Retificador Ponte_2) [33] com seis interruptores ativos que utilizam a conexo em ponte, esta estrutura derivada do retificado PWM trifsico bidirecional, com a incluso de um diodo em srie com a carga. Com isso, elimina-se a possibilidade de curto circuito de brao e a anlise da estrutura passa a ser diferente da anlise da estrutura original.
D1 SA1 SB1
SC1

P
iO ( t )

DA1

DB1

DC1

A
SA2
D A2

B
SB2

C
SC2

DB2

DC2

CO

RO

+ V O

LA
iA (t )
vA ( t )

LB

LC
iC ( t )
vC ( t )

iB (t )

vB (t )

Fig. 1-7 Retificador Ponte_2.

Neste trabalho sero implementadas as estruturas da Fig. 1-1 e da Fig. 1-2, pois se tratam de estruturas semelhantes, uma utilizando a conexo em Y e a outra a conexo em .

1.1.2. Modulao e Controle Vetorial A modulao vetorial (Space Vector Modulation - SVM) uma tcnica de modulao que permite a anlise da comutao nos conversores estudados com a reduo do nmero de comutaes dos interruptores. Entre outras caractersticas que podem ser analisadas e melhoradas com o emprego desta tcnica, pode-se citar a minimizao do contedo harmnico das correntes de entrada dos retificadores, a melhor distribuio das perdas nos semicondutores e a utilizao de maiores ndices de modulao [36-37]. Em conjunto com a estratgia de modulao sero considerados os conceitos de controle vetorial aplicado a estes retificadores e a modelagem destes sistemas para estas condies de modulao e controle. A utilizao da transformada de Park permite a obteno de um modelo preciso dos conversores CA-CC trifsicos, atravs de uma metodologia rpida e simples [38]. As transformaes utilizadas para a implementao deste controle e a aplicao da estratgia de modulao vetorial exigem uma estrutura apropriada para o clculo e tratamento destas informaes. Assim, justifica-se a implementao das estruturas de controle e modulao atravs de um processador digital de sinais (Digital Signal Processor - DSP), com base em vrios exemplos e documentos de suporte apresentados na literatura [39-42] que esto relacionados a esta aplicao. Alm disso, para aplicaes de elevada potncia, o custo da estrutura de controle e modulao reduzido quando comparado ao custo do estgio de potncia.

1.2. Objetivos do Trabalho e Metodologia Empregada

Este trabalho tem como objetivo geral a aplicao da modulao vetorial a retificadores trifsicos PWM unidirecionais de dois nveis com elevado fator de potncia. Como desdobramentos deste estudo, so identificados objetivos especficos relacionados com o objetivo principal: Anlise das estruturas retificadoras; Aplicao da tcnica de modulao vetorial; o Verificao dos vetores disponveis para a aplicao da modulao vetorial;

o Anlise da forma de implementao dos vetores e sinais de comando necessrios; o Proposio e definio de seqncia de vetores, e clculo dos intervalos de aplicao; Estudo e aplicao de ferramentas de controle vetorial, modelagem de retificadores e tcnicas de controle clssico; Verificao do emprego das tcnicas de controle e modulao atravs de simulao numrica; Verificao do emprego das tcnicas de controle e modulao atravs da implementao de prottipos; Anlise dos resultados obtidos. Desta forma, a metodologia utilizada baseada na proposio de tcnicas de controle e modulao vetorial para os retificadores unidirecionais estudados. A validao dos resultados ser realizada atravs da anlise dos resultados de simulao e dos prottipos implementados, com a medio das grandezas relacionadas ao funcionamento destas estruturas e das formas de onda caractersticas deste funcionamento.

1.3. Organizao do Trabalho

O Captulo 2 apresenta uma introduo aos conceitos da modulao vetorial e controle vetorial utilizando como exemplo a aplicao destas tcnicas de controle e modulao ao retificador trifsico PWM bidirecional e a verificao dos resultados atravs de simulao numrica. No Captulo 3 a tcnica de modulao vetorial aplicada ao retificador trifsico PWM unidirecional de dois nveis Y_1, sendo analisadas a topologia, as etapas de operao e a adaptao da modelagem desenvolvida no captulo anterior a esta estrutura. Neste captulo tambm sero projetados os controladores a serem utilizados em todos os conversores estudados neste trabalho. No Captulo 4, a tcnica de modulao vetorial aplicada ao retificador trifsico PWM unidirecional de dois nveis _1, sendo realizada a mesma anlise dos captulos anteriores para esta estrutura. O Captulo 5 mostra a aplicao da modulao e do controle vetorial a outros retificadores unidirecionais de dois nveis e feita uma anlise generalizada da aplicao

da modulao vetorial aos retificadores unidirecionais de dois nveis. Neste captulo tambm so analisados aspectos sobre a modelagem destes retificadores e fatores de desempenho destas estruturas. O projeto do estgio de potncia e a descrio do hardware para condicionamento de sinais e interface com o DSP so apresentados no Captulo 6. No captulo 7, feito o projeto dos controladores discretos e a programao do DSP descrita. Os resultados experimentais da aplicao da modulao vetorial aos retificadores unidirecionais de dois nveis so mostrados no Captulo 8. Na seo seguinte so feitas concluses sobre a aplicao das tcnicas de controle vetorial e modulao vetorial aos retificadores estudados. Em Anexos so apresentados os circuitos utilizados para a simulao dos conversores, o dimensionamento do estgio de potncia para a estrutura apresentada no Captulo 4, os diagramas esquemticos da placas utilizadas e a listagem do programa de controle do retificador com DSP.

10

Captulo 2 - Modulao Vetorial e Controle Vetorial

2.1. Introduo
A modulao vetorial (Space Vector Modulation - SVM) uma tcnica de modulao que pode ser aplicada a diversos conversores (inversores, retificadores e filtros ativos) e possibilita a reduo do nmero de comutao dos interruptores, a minimizao do contedo harmnico das correntes de entrada dos retificadores e a utilizao de maiores ndices de modulao, entre outras caractersticas [36-37]. Neste captulo ser feita uma breve introduo sobre os conceitos e caractersticas desta tcnica de modulao quando aplicada a retificadores trifsicos de dois nveis. Alm da modulao, sero abordadas questes sobre controle vetorial e modelagem de retificadores utilizando as transformaes de Clark e Park. Ser tomada como exemplo a aplicao desta tcnica ao retificador trifsico PWM bidirecional de dois nveis com elevado fator de potncia. Os resultados da aplicao das estratgias de modulao e controle sero verificados atravs de simulaes computacionais. A notao utilizada para a modulao vetorial ser a apresentada em [7]; entretanto, na literatura que trata do assunto, outras formas de representao podem ser utilizadas [37].

2.2. Princpios da Modulao Vetorial

Na aplicao da modulao vetorial consideram-se principalmente as definies dos vetores possveis e disponveis, a decomposio destes vetores nos eixos e , e a seqncia de distribuio dos vetores. Deve-se considerar tambm a identificao de setores para o posicionamento dos vetores a serem implementados e a relao entre os vetores e os sinais de comando aplicados aos interruptores do conversor em cada etapa de operao. 2.2.1.Topologia e Vetores Disponveis A Fig. 2-1 mostra a topologia do retificador trifsico bidirecional de dois nveis com elevado fator de potncia que ser utilizado para demonstrar os princpios da modulao vetorial.

11

P
SA1 SB1 SC1

DA1

DB1

DC1

iO ( t )

A
SA2 D A2

B
SB2

C
SC2

+
DC2

DB2

CO

RO

V O

LA
iA (t )
vA ( t )

LB

LC
iC ( t )
vC ( t )

iB (t )
vB ( t )

Fig. 2-1 - Retificador trifsico bidirecional.

Para a estrutura analisada, com trs braos, cada um com dois interruptores que operam de forma complementar, verifica-se a possibilidade de utilizao de oito ( 23 ) vetores disponveis para representar os estados topolgicos do conversor, como demonstrado na Tabela 2.1.
Tabela 2.1 - Vetores possveis.

Vetor
V0 (0 0 0)
V1 (1 0 0) V2 (1 1 0) V3 (0 1 0) V4 (0 1 1) V5 (0 0 1) V6 (1 0 1) V7 (1 1 1)

Ponto A N P P N N N P P

Ponto B N N P P P N N P

Ponto C N N N N P P P P

VAB 0 +VO 0 -VO -VO 0 +VO 0

VBC 0 0 +VO +VO 0 -VO -VO 0

VCA 0 -VO -VO 0 +VO +VO 0 0

12

Aplicando a transformao 0 (transformao de Clark), definida na expresso (2.1) [7] [38], aos vetores que esto representados por suas coordenadas nos eixos A, B e C obtm-se as coordenadas destes vetores nos eixos e conforme a Tabela 2.2. 2 M = 3 1 2 1 0 1 2 1 2 3 2 1 2 1 2 3 2

(2.1)

Neste caso, a componente 0 da transformao 0 desprezada, j que a dimenso do espao das tenses apresentadas pelo retificador dois [7].
Tabela 2.2 Projees dos vetores nos eixos e .

Vetor (A B C)
V0 (0 0 0)

Coordenadas [ ]

Vetor (A B C)
V4 (0 1 1)

Coordenadas [ ]

[0
2 3 1 6 1 6

0]

2 3 1 6 1 6

0 2 2 2 2

V1 (1 0 0)

0 2 2 2 2

V5 (0 0 1)

V2 (1 1 0)

V6 (1 0 1)

V3 (0 1 0)

V7 (1 1 1)

[0

0]

A expresso que caracteriza estes vetores dada por (2.2). 2 j (i 1) e 3 Vi = 3 0

i = 1, 6 i = 0, 7
2 3 e dois

(2.2)

Desta forma, tm-se seis vetores no nulos com o mdulo igual a vetores nulos (com mdulo igual a zero).

Estes vetores podem ser visualizados de acordo com a representao espacial no sistema de coordenadas e , mostrada na Fig. 2-2, na qual se observa que o ngulo entre os vetores de 60 e que as extremidades dos vetores so os vrtices de um hexgono regular. Desta forma, identificam-se seis setores.

13

V 3 (0 1 0) (1 1 0)

V2

SETOR 2 SETOR 3 (0 1 1)
V4

SETOR 1
V 7 (1 1 1) SETOR 6

(1 0 0) V1

(0 0 0) V 0 SETOR 4

SETOR 5
V 5 (0 0 1) (1 0 1) V 6

Fig. 2-2 Representao espacial dos vetores disponveis.

importante lembrar que os vetores obtidos esto relacionados aos estgios topolgicos do conversor e que as amplitudes destes vetores foram afetadas pela transformao (2.1).
2.2.2. Implementao dos Vetores

Para sintetizar um vetor desejado VSint , identifica-se em que setor este vetor se situa e utiliza-se os dois vetores no nulos adjacentes a este setor e os vetores nulos V0 (000) e
V7 (111). VSint o vetor relacionado com os sinais de comando dos interruptores

conectados s fases A, B e C, que permitem a realizao de um determinado estado topolgico. Este vetor est representado no sistema que sofreu a transformao anterior. Para o Setor 1 as projees do vetor VSint nos eixos e so mostradas na Fig. 2-3, sendo o vetor resultante obtido pela mdia ponderada pelos intervalos de aplicao dos vetores no nulos, em relao ao perodo de comutao TS (2.3).
TS VSint = T1 V1 + T2 V2

(2.3)

14

T1 representa o intervalo de aplicao do vetor V1 , T2 o intervalo de aplicao do vetor V2 e T0 a soma dos intervalos de aplicao dos vetores nulos (2.4). TS = T0 + T1 + T2

(2.4)

V3

(0 1 0)

(1 1 0)

V2

T2

VSint

(0 1 1)
V4

(1 0 0)
T1
T

V1

V5

(0 0 1)

(1 0 1)

V6

Fig. 2-3 - Projeo de vetores para o setor 1.

A partir da Tabela 2.2 e da figura Fig. 2-3 obtm-se as relaes (2.5). TS VSint = T1
1 2 2 u + T2 u + u = T u + T u 6 3 2

(2.5)

Igualando-se as componentes de cada coordenada para os dois lados da igualdade, determinam-se os valores de T1 e T2 para este setor conforme a expresso (2.6).
3 1 T T T1 = 2 2 T2 = 2 T

(2.6)

O intervalo da aplicao dos vetores nulos dado por (2.7). T0 = TS (T1 + T2 ) intervalos de aplicao dos vetores para outros setores conforme a Tabela 2.3. (2.7)

Utilizando-se o mesmo procedimento, podem-se encontrar as relaes dos

15

Tabela 2.3 - Intervalos de aplicao dos vetores.

Setor 1

T1 = T2 =

3 1 T T 2 2 3 1 T + T 2 2 T3 = 2 T

T2 = 2 T T3 = T4 = 3 1 T + T 2 2 3 1 T T 2 2

Setor 2

Setor 3

Setor 4

T4 = T5 =

3 1 T + T 2 2 3 1 T T 2 2

T5 = 2 T T6 = T1 = 3 1 T T 2 2 3 1 T + T 2 2

Setor 5

Setor 6

T6 = 2 T

As relaes anteriores so vlidas para a operao na regio linear [43]-[44], delimitada pelo crculo inscrito no hexgono formado pelos seis vetores no nulos. Para a implementao de uma trajetria circular (equivalente s trajetrias senoidais nos eixos A, B, C) a amplitude mxima de VSint 1 de sada do retificador igual a
2 . Isto implica que a menor tenso

2 vezes o valor de pico da tenso de entrada [43]-[44].

Estas relaes correspondem ao fato de que a modulao vetorial permite um melhor aproveitamento do barramento CC, possuindo um ndice de modulao mais elevado quando se compara com a modulao PWM senoidal [7] [36]. No caso em que VSint > 1
2 tm-se T1 + T2 >TS (ou o equivalente para outros

setores) e opera-se na regio de sobremodulao, devendo-se utilizar para o Setor 1, as relaes (2.8) que consideram a ponderao dos vetores no nulos dentro do perodo de comutao. Nesta situao, os vetores nulos no so utilizados. Como conseqncia, o espectro harmnico dos sinais de sada apresentar componentes harmnicos de baixa ordem [37] [43].

16

T1 = T2 =

T1 TS T1 + T2 T2 TS T1 + T2

(2.8)

2.2.3. Seqncia de Vetores

A seqncia de distribuio dos vetores determina o nmero de comutaes por perodo de comutao e est relacionada com os intervalos de aplicao dos vetores, sendo que a distribuio dos vetores caracteriza um determinado tipo de modulao. Esta distribuio permite explorar os benefcios da composio do espectro harmnico dos sinais de sada [7]. A seqncia de vetores aplicada foi a seqncia convencional, com a utilizao dos vetores vizinhos ao setor em que VSint se encontra e de uma comutao por brao no perodo de comutao para obter a alternncia de vetores desejada [36]. Neste caso, a distribuio dos vetores simtrica em relao metade do perodo de comutao e no incio e fim da cada perodo os interruptores esto bloqueados. Assim, a seqncia de vetores para o Setor 1 V0 V1 V2 V7 V2 V1 V0 , com os intervalos de aplicao dos vetores mostrados na Tabela 2.4.
Tabela 2.4 Intervalo de aplicao dos vetores para o setor 1.

Vetor cmdA
V0
V1 V2 V7 V2 V1 V0

Seqncia cmdB 0 0 1 1 1 0 0 cmdC 0 0 0 1 0 0 0

Durao

0 1 1 1 1 1 0

T0/4 T1/2 T2/2 T0/2 T2/2 T1/2 T0/4

17

Para este conversor, os estados topolgicos esto diretamente relacionados com os sinais de comando dos interruptores, ou seja, para a obteno do vetor V1 (100) os sinais de comando dos interruptores devem seguir a Tabela 2.5.
Tabela 2.5 - Comandos para obteno do vetor V1 .

SA1 Fechado (ON) SB1 Aberto (OFF) SC1 Aberto (OFF)

SA2 Aberto (OFF) SB2 Fechado (ON) SC2 Fechado (ON)

A figura Fig. 2-4 mostra os sinais de comando dos interruptores superiores de cada brao para o setor 1, em um perodo de comutao.
T0 4 T1 2 T2 2 T0 2 T2 2

T1 2

T0 4

cmd A1

cmd B1

cmd C1

V0

V1

V2

V7

V2

V1

V0

( 0 0 0 ) (1 0 0 ) (1 1 0 )

(1 1 1)
TS

(1 1 0 ) (1 0 0 ) ( 0 0 0 )

Fig. 2-4 - Sinais de comando dos interruptores para o setor 1, em um perodo de comutao.

As seqncias de vetores para os outros setores so definidas utilizando-se as mesmas consideraes utilizadas para o Setor 1, sendo mostradas na Tabela 2.6.

18

Tabela 2.6 Seqncia de vetores para os setores.

Setor 1 Setor 2 Setor 3 Setor 4 Setor 5 Setor 6

V0 V1 V2 V7 V2 V1 V0 V0 V3 V2 V7 V2 V3 V0 V0 V3 V4 V7 V4 V3 V0 V0 V5 V4 V7 V4 V5 V0 V0 V5 V6 V7 V6 V5 V0 V0 V1 V6 V7 V6 V1 V0

Da anlise da Fig. 2-4 obtm-se as relaes da expresso (2.9) para os intervalos de aplicao dos sinais de comando dos interruptores SA1, SB1 e SC1, sendo os sinais de comando dos interruptores SA2, SB2 e SC2, complementares aos respectivos comandos dos interruptores superiores de cada brao.
T0 TA = 2 + T1 + T2 T0 TB = + T2 2 T TC = 0 2

(2.9)

Utilizando os resultados da Tabela 2.3, a relao (2.7) e a relao (2.9), determinase as razes cclicas dos interruptores das fases A, B e C (2.10).
1 3 D + D A = 1 + 2 2 1 3 D + DB = 1 2 2 D = 1 1 3 D C 2 2 1 D 2 3 D 2 1 D 2

(2.10)

Sendo:

D =

T T e D = . TS TS

Os intervalos de aplicao dos sinais de comando dos interruptores e as razes cclicas dos interruptores das fases A, B e C para outros setores esto na Tabela 2.7.

19

Tabela 2.7 - Intervalos de aplicao dos sinais de comando e razes cclicas dos interruptores.

Setor

Intervalos de aplicao dos sinais de comando TA = T0 + T2 2

Razes cclicas dos Interruptores

DA = 1 + 2 1 DB = + 2 1 DC = 2 3 D 2 1 D 2 1 D 2

Setor 2

TB =

T0 + T2 + T3 2 T TC = 0 2

Setor 3

T TA = 0 2 T TB = 0 + T3 + T4 2 T TC = 0 + T4 2 T TA = 0 2 T TB = 0 + T4 2 T TC = 0 + T4 + T5 2 T0 + T6 2 T TB = 0 2 T TC = 0 + T5 + T6 2 TA =

Setor 4

1 D A = 1 + 2 1 D B = 1 2 1 DC = 1 2 1 D A = 1 + 2 1 DB = 1 2 1 DC = 1 2

3 1 D D 2 2 3 1 D + D 2 2 3 3 D D 2 2 3 1 D + D 2 2 3 3 D + D 2 2 3 1 D D 2 2

DA =

Setor 5

1 + 2 1 DB = + 2 1 DC = 2

3 D 2 1 D 2 1 D 2

Setor 6

T TA = 0 + T6 + T1 2 T TB = 0 2 T TC = 0 + T6 2

1 D A = 1 + 2 1 D B = 1 2 1 DC = 1 2

3 1 D D 2 2 3 1 D + D 2 2 3 3 D D 2 2

As razes cclicas dos eixos e so definidas a partir da estrutura de controle vetorial que ser apresentada na prxima seo.

20

A Fig. 2-5 mostra a razo cclica para a fase A em um perodo de rede para um ndice de modulao [43] de 0,3. Para as outras fases, as razes cclicas tm o mesmo formato e esto defasadas de 120.
1

0.9

0.8

0.7

0.6

0.5 Da 0.4

0.3

0.2

0.1

3 wt(rad)

Fig. 2-5 Razo cclica para a fase A.

Pela anlise da Fig. 2-5 verifica-se a simetria deste sinal em relao ao valor 0,5. Isto implica em uma distribuio simtrica de correntes e de perdas entre os interruptores superiores e inferiores de cada brao. A Tabela 2.8 mostra a evoluo dos sinais de comando em um perodo de comutao para cada um dos setores, quando se utiliza a modulao vetorial com o equacionamento mostrado anteriormente. Observa-se que a transio de um vetor para outro obtida com a comutao de apenas um brao e que cada interruptor comandado a conduzir e a bloquear apenas uma vez em cada perodo de comutao. Desta forma, o nmero de comutaes dos interruptores para a implementao destes vetores mnimo. Verifica-se tambm que a distribuio dos sinais de comando e dos vetores simtrica em relao metade do perodo de comutao e que no incio e no fim da cada perodo os interruptores esto bloqueados.

21

Tabela 2.8 - Evoluo dos sinais de comando em cada um dos setores.

Setor 1

V3

Setor 2

V2

Setor 3

Setor 4

Setor 5

Setor 6

(0 1 0)

(1 1 0)

V3

(0 1 0)
T

(1 1 0)
VSint

V2

V3

(0 1 0)

(1 1 0)

V2

V3

(0 1 0)

(1 1 0)

V2

V3

(0 1 0)

(1 1 0)

V2

V3

(0 1 0)

(1 1 0)

V2

T2

VSint

T2

VSint

T3

(0 1 1)
V4

(1 0 0)
T1 T

V1

(0 1 1)
V4

T3
T

(1 0 0)

V1

(0 1 1)
V4

(1 0 0)
T T4

V1

(0 1 1)
V4

T4

(1 0 0)

V1

(0 1 1)
V4

T
T6

(1 0 0)

V1

(0 1 1)
V4

T1

(1 0 0)

V1

VSint

T5

T5
T

T6

VSint

VSint

V5

(0 0 1)

(1 0 1)

V6

V5

(0 0 1)

(1 0 1)

V6

V5

(0 0 1)

(1 0 1)

V6

V5

(0 0 1)

(1 0 1)

V6

V5

(0 0 1)

(1 0 1)

V6

V5

(0 0 1)

(1 0 1)

V6

T0 4
cmd A1

T1 2

T2 2

T0 2

T2 2

T1 2

T0 4 cmd A1

T0 4

T3 2

T2 2

T0 2

T2 2

T3 2

T0 4

T0 4 cmd A1

T3 2

T4 2

T0 2

T4 2

T3 2

T0 4

T0 4 cmd A1

T5 2

T4 2

T0 2

T4 2

T5 2

T0 4

T0 4

T5 2

T6 2

T0 2

T6 2

T5 2

T0 4
cmd A1

T0 4

T1 2

T6 2

T0 2

T6 2

T1 2

T0 4

cmd A1

cmd B1

cmd B1

cmd B1

cmd B1

cmd B1

cmd B1

cmd C1

cmd C1

cmdC1

cmdC1

cmdC1

cmd C1

V0

V1

V2

V7

V2

V1

V0

( 0 0 0 ) (1 0 0 ) (1 1 0 )

(1 1 1)
TS

(1 1 0 ) (1 0 0 ) ( 0 0 0 )

V0

V3

V2

V7

V2

V3

V0

( 0 0 0 ) ( 0 1 0 ) (1 1 0 )

(1 1 1)
TS

(1 1 0 ) ( 0 1 0 ) ( 0 0 0 )

V0

V3

V4

V7

V4

V3

V0

( 0 0 0 ) ( 0 1 0 ) ( 0 1 1)

(1 1 1)
TS

( 0 1 1) ( 0 1 0 ) ( 0 0 0 )

V0

V5

V4

V7

V4

V5

V0

( 0 0 0 ) ( 0 0 1) ( 0 1 1)

(1 1 1)
TS

( 0 1 1) ( 0 0 1) ( 0 0 0 )

V0

V5

V6

V7

V6

V5

V0

( 0 0 0 ) ( 0 0 1) (1 0 1)

(1 1 1)
TS

(1 0 1) ( 0 0 1) ( 0 0 0 )

V0

V1

V6

V7

V6

V1

V0

( 0 0 0 ) (1 0 0 ) (1 0 1)

(1 1 1)
TS

(1 0 1) (1 0 0 ) ( 0 0 0 )

22

A definio dos setores influenciada pela transformao definida em (2.1) e pela seqncia de fases utilizada. Quando VSint = k V1 ocorre a transio entre o Setor 1 e o Setor 6. Neste caso, a componente fundamental da tenso VAN tem seu valor mximo positivo e sua posio angular t = 2 . Estendendo esta anlise para as transies entre os outros setores, chega-se ao resultado mostrado na Fig. 2-6 para a definio dos setores.
VAN1

6
setor 1

5 6

7 6

3 2

11 6

setor 2

setor 3

setor 4

setor 5

setor 6

Fig. 2-6 Definio dos setores.

Dentro de um determinado setor, o sinal de comando do interruptor do brao conectado a fase mais positiva, possui maior largura e o sinal de comando do interruptor do brao conectado a fase mais negativa, possui menor largura. Quando ocorre a transio entre setores, a caracterstica de maior largura do sinal de comando ou de menor largura do sinal de comando mantida em uma das fases e as caractersticas de largura do sinal de comando das outras duas fases so permutadas.

23

Para a determinao dos setores utilizam-se os planos de separao dos setores definidos em (2.11) e os planos limites de cada setor, apresentados na Tabela 2.9 [7]. PS1 u + 3 u = 0 , PS2 u 3 u = 0 e PS3 u = 0
Tabela 2.9 Planos limites dos setores.

(2.11)

Setor 1 Setor 2 Setor 3 Setor 4 Setor 5 Setor 6

PL1 u + 3 u 2 = 0 PL 2 u 2 2 = 0 PL3 u 3 u 2 = 0 PL 4 u + 3 u + 2 = 0 PL5 u + 2 2 = 0 PL6 u 3 u + 2 = 0

Na literatura, outras seqncias de distribuio dos vetores possveis so apresentadas, caracterizando outras formas de modulao [37]. A estratgia utilizada definida como modulao contnua, na qual o fator definido por (2.12) igual a 0,5. Com isso, os intervalos de aplicao dos vetores nulos V0 e V7 so iguais, implicando na simetria dos sinais de comando dos interruptores de um mesmo brao.
= T00 T00 + T07 (2.12)

Sendo T00 o intervalo de aplicao do vetor V0 e T07 o intervalo de aplicao do vetor V7 . Quando assume valores entre zero e a unidade tem-se a modulao contnua e quando em determinados setores assume os valores extremos (0 ou 1), tm-se a modulao descontnua.

2.3. Controle Vetorial

uma tcnica empregada para o controle de motores de corrente alternada em que os controladores ao invs de atuarem sobre variveis reais do sistema (correntes e tenses das fases A, B, e C), atuam sobre variveis fictcias associadas s variveis reais de um sistema trifsico.

24

O sistema original com referencial esttico afetado de uma transformao em que o sistema passa a ser caracterizado por duas variveis em um referencial girante. Desta forma, o motor trifsico de corrente alternada pode ser controlado de forma semelhante ao motor de corrente contnua com excitao independente [8] [45]. Esta mudana de variveis permite reduzir o sistema de equaes, diminuindo a complexidade das equaes diferenciais caractersticas do sistema, facilitando a modelagem do mesmo [46]. Esta estratgia tambm empregada em retificadores PWM trifsicos, como em [47] que se considera uma correspondncia entre o conjunto motor mais inversor e o retificador PWM trifsico. Entre outras vantagens, esta tcnica permite reduzir o nmero de controladores e facilita a anlise de equilbrios do sistema; os equilbrios passam a ser caracterizados por pontos de operao ao invs de trajetrias fechadas (ciclos limites estveis). Para utilizao desta tcnica de controle necessrio ter uma representao do sistema original atravs da sua modelagem no sistema transformado. Neste trabalho utilizase como referncia a modelagem apresentada por Borgonovo [27]. Esta forma de representao pode ser utilizada em conjunto com a modulao vetorial, pois ambas utilizam a mesma transformao. Entretanto, este controle pode ser utilizado com outras tcnicas de modulao, inclusive com a modulao PWM senoidal atravs da aplicao da transformao inversa das variveis dq0 para a o sistema ABC [48].
2.3.1. Modelagem do Retificador Trifsico Bidirecional Empregando a

Transformao de Park

a) Obteno do Modelo do Conversor Visto a Partir da Entrada (CA)

Sejam as tenses de fase para um sistema trifsico com alimentao senoidal e equilibrada (2.13).
v A (t ) = VP sen( t ) v B (t ) = VP sen( t + 120 ) v (t ) = V sen( t 120 ) P C

(2.13)

Realiza-se uma mudana de referencial atrasando de 90o o eixo do sistema de referncia [49]. Esse deslocamento de eixo permite que o vetor resultante, aps a

25

transformao, fique em fase com o eixo direto do novo sistema de coordenadas dq0. A Fig. 2-7 apresenta o diagrama fasorial com esta mudana de referncia.
VB

VA

VC

Referncia

Fig. 2-7- Representao fasorial das tenses de fase e o referencial deslocado de 90o.

Desta forma, tm-se as tenses de fase para o sistema com novo referencial (2.14).
v A (t ) = VP sen( t + 90 ) v B (t ) = VP sen( t + 210 ) v (t ) = V sen( t 30 ) P C (2.14)

O conversor CA-CC bidirecional ser representado atravs da estrutura da Fig. 2-8, sendo realizadas algumas simplificaes para facilitar sua anlise sem perda de generalidade.
P A
SA XA YA

v RA ( t )

iO ( t )

+ VO 2

SB

XB YB

v RB ( t )

SC

XC YC

v RC ( t )

+ VO 2

N
R SE R SE R SE

LA
iA (t )
vA ( t )

LB

LC
iC ( t )
vC ( t )

iB ( t )
vB ( t )

Fig. 2-8 - Circuito simplificado do conversor CA-CC trifsico.

26

R SE a resistncia equivalente em srie com cada fase. A estrutura de comutao genrica possui trs entradas (A, B e C) e duas sadas (P e N). Esta estrutura composta por trs interruptores ideais que atravs de sinais de comando apropriados possibilitam a obteno dos estados topolgicos relacionados com as diferenas de potencial apresentadas na Tabela 2.1. Com base no circuito apresentado na Fig. 2-8, pode-se observar que quando o interruptor SA est na posio XA tem-se vSA (t ) = + VO 2 e quando SA est na posio YA tem-se vSA (t ) = VO 2 . Desta forma, so definidas as razes cclicas dos interruptores SA, SB e SC conforme a expresso (2.15).
VO D A (t ) = 1 SA X A v RA (t ) = + 2 D (t ) = 0 S Y v (t ) = VO A A RA A 2 D B (t ) = 1 SB X B v RB (t ) = + VO 2 (2.15) VO D (t ) = 0 S Y v (t ) = B B RB B 2 V DC (t ) = 1 SC X C v RC (t ) = + O 2 V DC (t ) = 0 SC YC v RC (t ) = O 2 Para o retificador trifsico bidirecional, os estados topolgicos do conversor

independem dos sentidos das correntes de entrada de forma que as relaes entre os comandos para obteno dos estados topolgicos da estrutura da Fig. 2-1 e da estrutura da Fig. 2-8 so mostradas na Tabela 2.10.
Tabela 2.10 - Relaes entre os comandos da estrutura da Fig. 2-1 e da estrutura da Fig. 2-8. Estrutura da Fig. 2-1 Estrutura da Fig. 2-8

SA

SB

SC

SA1 Fechado (ON) SA2 Aberto (OFF) SA1 Aberto (OFF) SA2 Fechado (ON) SB1 Fechado (ON) SB2 Aberto (OFF) SB1 Aberto (OFF) SB2 Fechado (ON) SC1 Fechado (ON) SC2 Aberto (OFF) SC1 Aberto (OFF) SC2 Fechado (ON)

DA ( t ) = 1 DA ( t ) = 0 DB ( t ) = 1 DB ( t ) = 0 DC ( t ) = 1 DC ( t ) = 0

27

Em conformidade com as definies apresentadas na equao (2.15) possvel descrever as tenses vRA, vRB e vRC em funo da razo cclica conforme apresentado na (2.16).

VO 1 v RA (t ) = 2 ( 2 D A (t ) 1) = VO D A (t ) 2 VO 1 ( 2 D B (t ) 1) = VO D B (t ) v RB (t ) = 2 2 V 1 v RC (t ) = O ( 2 DC (t ) 1) = VO DC (t ) 2 2 conversor CA-CC trifsico.

vA ( t )
LA

(2.16)

A Fig. 2-9 representa o circuito equivalente para valores mdios instantneos do

v RA ( t )
A

R SE

vB ( t )

iA (t ) LB
iB (t )

R SE

v RB ( t )

vC ( t )

LC

R SE
C

v RC ( t )

iC ( t )
Fig. 2-9 - Circuito equivalente do conversor CA-CC trifsico.

Em

um

sistema

equilibrado considerando

( v A (t ) + vB (t ) + vC (t ) = 0 )
tenses e correntes

sem em

neutro fase

( i A (t ) + i B (t ) + iC (t ) = 0 ) , ( v LA (t ) + v LB (t ) + v LC (t ) = 0 )

tem-se que os valores mdios instantneos das tenses

apresentadas pelo retificador tambm sero equilibrados ( v RA (t ) + v RB (t ) + v RC (t ) = 0 ) . Com isso, pela anlise do circuito da Fig. 2-9 chega-se expresso (2.17).

v A (t ) v B (t ) L

di A (t) di (t) + L B R SE i A (t ) + R SE i B (t ) v RA (t ) + v RB (t ) = 0 dt dt

(2.17)

Seja a expresso (2.18). v B (t ) = v A (t ) v C (t ) i B (t ) = i A (t ) i C (t ) v (t ) = v (t ) v (t ) RA RC RB Substituindo (2.18) em (2.17) chega-se a (2.19).

(2.18)

28

2 v A (t ) + vC (t ) 2 L

di (t) di A (t) L C 2 R SE i A (t ) R SE i C (t ) 2 v RA (t ) v RC (t ) = 0 dt dt

(2.19)

Sabendo-se que: di (t) di (t) v C (t ) L C R SE i C (t ) v RC (t ) = v A (t ) L A R SE i A (t ) v RA (t ) dt dt

De (2.19) chega-se a (2.21). 3 v A (t ) 3 L di A (t) 3 R SE i A (t ) 3 v RA (t ) = 0 dt

(2.20)

(2.21)

Estendendo este resultado para outras fases tm-se (2.22).

di A (t) v A (t ) = L dt + R SE i A (t ) + v RA (t ) di B (t) + R SE i B (t ) + v RB (t ) v B (t ) = L dt di C (t) v C (t ) = L dt + R SE i C (t ) + v RC (t ) Substituindo (2.16) em (2.22) obtm-se (2.23). di A (t) 1 v A (t ) = L dt + R SE i A (t ) + VO D A ( t ) 2 di B (t) 1 + R SE i B (t ) + VO D B ( t ) v B (t ) = L dt 2 di (t) 1 v C (t ) = L C + R SE i C (t ) + VO DC ( t ) dt 2 Definindo os seguintes vetores:
V ABC D A (t) VO v A (t) i A (t) D (t) ; V = V . v (t) ; I i (t) ; D = B ABC = B ABC = O B O DC (t) VO v C (t) i C (t)

(2.22)

(2.23)

(2.24)

Atravs destas definies de vetores pode-se obter a expresso (2.23) na forma vetorial conforme apresentado em (2.25). V ABC = L dI ABC 1 + R SE I ABC + VO D ABC V O dt 2
1

(2.25)

A matriz de transformao B (2.27) fruto do produto da transformada de Park (2.26) pela transformada 0 (2.1). A transformada 0 utilizada para representar um sistema trifsico atravs de um sistema bifsico e a transformada de Park sobre um sistema de coordenada esttico, coloca-o na mesma velocidade do campo girante, fazendo com que o sistema girante fique esttico em relao a este novo referencial [38].

29

0 0 1 0 cos( t ) sen( t ) M dq = 0 sen( t ) cos( t )

(2.26)

1 1 1 2 2 2 1 2 B = M dq M = cos( t ) cos( t + 120 ) cos( t 120 3 sen( t ) sen( t + 120 ) sen( t 120

) )

(2.27)

Para garantir que a potncia seja invariante [38], a transformao deve ser ortogonal. Desta forma, a transformada inversa de (2.27) sua transposta conforme (2.28).
2 = 3 1 2 1 2 1 2 cos( t + 120 ) sen( t + 120 ) cos( t 120 ) sen( t 120 ) cos( t ) sen( t )

B=B

1T

(2.28)

A transformao aplicada aos vetores tenso, corrente e razo cclica definida por (2.29).

V ABC = B V dq0 ; I ABC = B Idq0 ; D ABC = B Ddq0 Assim, aplicando esta transformao na expresso (2.25) obtm-se (2.30). V dq0 = L
-1 dB dIdq0 1 -1 + L B Idq0 + R SE Idq0 + VO Ddq0 B V O dt 2 dt

(2.29)

(2.30)

dB 1 Efetuando o produto das matrizes B e , chega-se a (2.31). dt

0 0 0 dB B = 0 0 1 dt 0 1 0
1

(2.31)

Substituindo (2.31) em (2.30) obtm-se (2.32).

dI0 (t) dt V0 (t) I0 (t) D0 (t) 0 dId (t) Vd (t) = L dt + L Iq (t) + R SE Id (t) + VO Dd (t) VO Vq (t) Iq (t) Dq (t) Id (t) dIq (t) dt 3 2 0 0

(2.32)

30

Aplicando esta transformao s tenses de entrada, obtm-se (2.33).

0 V0 (t) 3 = Vd (t) = VP 2 Vq (t) 0

V dq0 = B V ABC

(2.33)

Substituindo (2.33) em (2.32) obtm-se as expresses (2.34) para o conversor em variveis dq0.
dI (t) 3 VO 0 = L 0 + R SE I0 (t) + VO D0 (t) dt 2 3 dI (t) VP = L d + L Iq (t) + R SE Id (t) + VO Dd (t) dt 2 dIq (t) L Id (t) + R SE Iq (t) + VO D q (t) 0 = L dt

(2.34)

Os circuitos equivalentes que descrevem as seqncias 0, d e q so apresentados na Fig. 2-10.

L

R SE
i0 ( t ) + D 0 (t) VO

R SE
+

R SE
iq ( t )

3 VP 2

id ( t )

+ Dd (t) VO

+ Dq (t) VO

3 VO 2

L iq ( t ) +

+ L id ( t )

Fig. 2-10 - Circuitos equivalentes nas seqncias 0, d e q.

Para as correntes do ponto de operao do conversor I0 = 0 , Id e Iq determinam-se as razes cclicas do ponto de operao Dd, Dq, e D0, conforme (2.35). 3 D0 = 2 3 VP L Iq R SE Id Dd = 2 VO VO VO L Id R SE Iq Dq = VO VO expresso (2.36) .

(2.35)

As potncias ativa e reativa do conversor podem ser calculadas no sistema dq0 pela

31

PIN = Vd Id Vq Iq Q IN = Vq Id + Vd Iq

(2.36)

Como Vq = 0 , Vd =

P 3 VP e PIN = O , chega-se a (2.37): 2

3 D0 = 2 3 VP 2 L Q IN 2 R SE PO + Dd = 2 VO 3 VP VO 3 VP VO 2 L PO 2 R SE Q IN Dq = + 3 VP VO 3 VP VO Sendo I0 = 0 , as equaes dinmicas do conversor so dadas por (2.38).

dId (t) 3 = VP L Iq (t) R SE Id (t) VO Dd (t) L dt 2 dI (t) L q = L Id (t) R SE Iq (t) VO Dq (t) dt

(2.37)

(2.38)

A Fig. 2-11 representa o diagrama de blocos do conversor CA-CC trifsico bidirecional em componentes dq0, no qual as variveis de entrada so os sinais de controle Dd e Dq.
3 VP 2
RS

Dd

VO

1 L

Id

Dq

VO

1 L

Iq

RS
Fig. 2-11 - Diagrama de blocos do conversor CA-CC trifsico bidirecional em componentes dq0.

32

Atravs da Fig. 2-11 possvel observar o acoplamento existente entre as variveis Id, Iq, Dd e Dq. Definem-se ento as variveis auxiliares Dd(t) e Dq(t) para desacoplar as variveis de eixo direto e de quadratura (2.39) [50]. L Dd '(t) = D d (t) + Iq (t) VO D '(t) = D (t) L I (t) q d q VO Substituindo (2.39) em (2.38) obtm-se (2.40). dId (t) 3 = VP L Iq (t) R SE Id (t) VO D (t) + L Iq (t) L d dt 2 dI (t) L q = L Id (t) R SE Iq (t) VO D (t) L Id (t) q dt Realizando as devidas simplificaes chega-se a (2.41). dId (t) 3 = VP R SE Id (t) VO D (t) L d dt 2 dI (t) L q = R SE Iq (t) VO D (t) q dt seguintes equaes (2.42).
Dd '(t) = Dd '+ d d '(t) Dq '(t) = Dq ' + d q '(t) Id (t) = Id + id (t) I (t) = I + i (t) q q q Substituindo (2.42) em (2.41) obtm-se (2.43). 3 d Id (t) + id (t) + R I (t) + i (t) + V D '(t) + d '(t) VP = L SE d d O d d 2 dt d Iq (t) + iq (t) + R I (t) + i (t) + V D '(t) + d '(t) 0 = L SE q q O q q dt

(2.39)

(2.40)

(2.41)

Adicionando-se pequenas perturbaes em torno do ponto de operao obtm-se as

(2.42)

(2.43)

Subtraindo-se (2.41) de (2.43) e aplicando a transformada de Laplace, obtm-se as expresses que mostram as funes de transferncia para o projeto dos controladores de corrente com o sistema desacoplado.

33

id (s) VO = L s + R SE d d '(s) VO iq (s) = d '(s) L s + R SE q

(2.44)

Nos casos em que os ganhos de amostragem (Ksh) de corrente e a amplitude da onda triangular (VT) so diferentes de um, o ganho de desacoplamento passa a ser: K Desacopl = VT L K sh VO (2.45)

b) Obteno do Modelo do Conversor Visto a Partir da Sada (CC)

O desenvolvimento para a determinao da funo de transferncia da caracterstica de sada do conversor realizado a partir das equaes do balano das potncias processadas pelo mesmo. Considerando as expresses dos valores mdios instantneos de energia em um indutor e um capacitor, apresentadas em (2.46), determinam-se as funes de potncia para estes elementos conforme (2.47). 1 1 2 2 E L (t) = L [i L (t) ] , E C (t) = C [ v C (t) ] 2 2 d [i (t) ] d [ vC (t) ] 1 1 PL (t) = L L , PC (t) = C 2 dt 2 dt
2 2

(2.46) (2.47)

A potncia entregue pela fonte igual ao somatrio das potncias nos indutores, nas resistncias em srie, no capacitor de sada e no resistor de carga.
d [i (t) ] 1 d [i (t)] 1 d [i (t) ] 1 v A (t) i A (t) + v B (t) i B (t) + vC (t) i C (t) = L A + L B + L C 2 dt 2 dt 2 dt
2 2 2

d [ vO (t) ] [ v O (t) ] 1 + R SE [i A (t)] + R SE [i B (t) ] + R SE [i C (t) ] + CO + 2 dt RO

2 2 2 2

(2.48)

Utilizando-se as definies de vetores de (2.24), a equao (2.48) pode ser reescrita como (2.49).
V ABC I ABC
T 2 2 d I ABC I ABC T d [ vO (t)] [ v O (t)] 1 1 = L + R SE I ABC I ABC + CO + 2 dt 2 dt RO

(2.49)

Define-se o vetor de transformao para a componente de eixo direto a partir da matriz B , conforme (2.50).
1

34

cos( t ) 2 XD = cos( t + 120 ) 3 cos( t 120

T

(2.50)

Como X D X D = 1 , pode-se multiplicar alguns termos de (2.49) sem que o resultado da expresso seja alterado (2.51).
T T 1 X D X D V ABC I ABC = L 2

d X D X D I ABC I ABC dt
2

)+R
2

SE

X D X D I ABC I ABC

d [ vO (t) ] [ v O (t) ] 1 + CO + 2 dt RO

(2.51)

Utilizado a propriedade para multiplicao de vetores x y = y x (2.52).

T T 1 X D V ABC X D I ABC = L 2

[51] tm-se

d X D I ABC X D I ABC dt
2

)+R
2

SE

X D I ABC X D I ABC

d [ v O (t) ] [ v O (t) ] 1 + CO + 2 dt RO

(2.52)

Simplificando (2.52), resulta em (2.53).

d Id ( t ) 1 + R I t 2 + 1 C d [ v O (t)] + [ vO (t) ] Vd Id ( t ) = L SE d ( ) O 2 dt 2 dt RO
2 2 2

(2.53)

Para um determinado ponto de operao tm-se (2.54), com as perturbaes em torno deste ponto definidas por (2.55).
VO 2 Vd Id = R SE Id + RO
2

(2.54)

I d ( t ) = Id + id ( t ) v O (t) = VO + v O (t)

(2.55)

Adicionando-se estas pequenas perturbaes em torno do ponto de operao obtmse a equao (2.56).
d Id + id ( t ) 1 + R I + i t 2 + 1 C d VO + v O (t) + VO + v O (t) Vd Id + id ( t ) = L SE d d ( ) O 2 dt 2 dt RO
2 2 2

(2.56)

Considerando que o produto de duas perturbaes seja suficientemente pequeno para ser desprezado, e subtraindo (2.54) de (2.56) chega-se a (2.57).

35

Vd id ( t ) =

d 2 VO vO (t) 2 V v O (t) d 2 Id id ( t ) 1 1 O L + 2 R SE Id id ( t ) + CO + 2 dt 2 dt RO

(2.57)

Aplicando-se a transformada de Laplace em (2.57), chega-se a (2.58), resultando na funo de transferncia da expresso (2.59). Vd id ( s ) = L Id s id ( s ) + 2 R SE Id id ( s ) + CO VO s v O (s) + 2 VO v O (s) RO (2.58)

R V 2 R SE Id L Id s vO (s) = O d R id ( s ) 2 VO CO O s + 1 2 Como Id =
2 PO , pode-se reescrever (2.59) atravs de (2.60). 3 VP

(2.59)

4 R P 2 L PO 1 SE 2O s vO (s) 3 VP 3 VP2 3 Vp R O = R 2 VO 2 id (s) 1 + s CO O 2

2.3.2. Estratgia de Controle

(2.60)

O sistema de controle opera da seguinte forma: amostram-se as correntes de entrada do conversor, aplicam-se as transformaes de Clark e de Park nessas correntes obtendo as correntes no sistema dq0. Para que o conversor apresente fator de potncia unitrio, a corrente de eixo em quadratura no sistema dq0 deve ser igual zero. Assim, o controlador de Iq tem como referncia o valor zero. O controlador de Id tem como corrente de referncia o sinal proveniente do controlador de tenso, para o controle da potncia ativa processada pelo conversor. Aps a compensao das correntes, obtm-se as razes cclicas no plano dq0. Estas razes cclicas primeiramente so desacopladas e depois passam pela transformada inversa de Park, gerando os sinais nos eixos . Estes sinais sero utilizados para a aplicao da modulao vetorial. A estrutura do controle utilizada mostrada no diagrama da Fig. 2-12. O detalhamento do projeto dos controladores ser apresentado e desenvolvido para outros conversores nos captulos seguintes.

36

P
S A1 S B1 S C1

D A1

D B1

D C1

iO (t )

A
S A2 D A2

B
S B2

C
S C2

+
CO
RO

V O

D B2

D C2

LA
iA (t )
v A (t )

LB

LC
iC (t )
vC (t )

i B (t )
vB (t )

cmd A cmd B cmd C

(0 1 1) V4

Modulao Vetorial

V3 (0 1 0) (1 1 0) V 2

D D
(1 0 0)

(0 0 0) V0

V7 (1 1 1)

V1

iA ( t ) iB ( t ) iC ( t ) Iq ( t )
t

IqREF
V5 (0 0 1)

(1 0 1) V6

M , M dq
Id ( t ) IdREF

Controladores de Corrente

D ( t ) q

Iq ( t ) Id ( t )
Desacoplamento

Dq ( t )

D ( t ) d
VO ( t )

Dd ( t )

M 1 dq
t

Controlador de Tenso

VOREF

Fig. 2-12 Diagrama do controle utilizado.

2.4. Resultados de Simulao

A verificao da aplicao da modulao vetorial ao retificador trifsico PWM bidirecional foi realizada atravs de simulao. Os parmetros utilizados nesta simulao so apresentados na Tabela 2.11.
Tabela 2.11 Parmetros do conversor.

Tenso eficaz de fase de entrada (VEF) Freqncia da rede (fF) Tenso de sada (VO) Potncia de sada (PO) Freqncia de comutao (fS) Indutncia de entrada (L) Capacitncia de sada (CO) Resistncia equivalente de fase (RSE) Ganho do sensor de corrente (Ksh) Valor de pico da onda triangular (VT) Ganho do sensor de tenso (Ka)

127 V 60 Hz 400 V 20 kW 10 kHz 790 H 816 F 0,11 1/50 5V 5/400

37

Na implementao das simulaes, os setores so definidos a partir da defasagem entre a componente fundamental das tenses nos braos do retificador e as tenses de entrada, com as relaes apresentadas na Fig. 2-13 e na expresso (2.61).
L

I
iF ( t )
vF ( t )

vR ( t )

X I
L

Fig. 2-13 - Relaes entre as tenses de entrada e a componente fundamental das tenses do retificador.

IP 2 f F L 2 = tan 1 VEF aproximadamente 7.

2.4.1. Simulaes em Malha Aberta

(2.61)

Para os parmetros utilizados nestas simulaes, esta defasagem de

Foram realizadas simulaes em malha aberta com o objetivo de validar a modelagem apresentada na seo 2.3.1. Para a anlise da malha de corrente foi aplicado um degrau em Dd de 0,518 a 0,53 com um valor de Dq de 0,0676 sem considerar o desacoplamento das variveis e observados os comportamentos da corrente de eixo direto e da corrente de eixo em quadratura como mostrado na Fig. 2-14.
200V

100V

Id ( t )

Iq ( t )
0V

-50V 0s V(Id)*50 20ms V(Iq)*50 40ms 60ms Time 80ms 100ms 120ms 140ms

Fig. 2-14 - Corrente de eixo direto e corrente de eixo em quadratura sem desacoplamento.

38

De forma semelhante, foi aplicado um degrau em Dd de 0,518 a 0,53 e Dq = 0 considerando o desacoplamento das variveis e observado o comportamento da corrente de eixo direto e da corrente de eixo em quadratura como mostrado na Fig. 2-15.
200V

Id ( t )
100V

Iq ( t )
0V

-100V 0s V(Id)*50 20ms V(Iq)*50 40ms 60ms Time 80ms 100ms 120ms 140ms

Fig. 2-15 - Corrente de eixo direto e corrente de eixo em quadratura com desacoplamento.

A comparao dos resultados da Fig. 2-14 e da Fig. 2-15 mostra a eficincia do desacoplamento implementado e no detalhe da Fig. 2-16 observa-se a mesma dinmica obtida com a aplicao de degrau ao modelo da expresso (2.44).
100V

75V

50V 30ms 40ms V(Id)*50

60ms

80ms Time

100ms

120ms 130m

a) Simulao do retificador. b) Modelo matemtico. Fig. 2-16 - Corrente de eixo direto para aplicao de degrau em Dq.

Para a anlise da malha de tenso foi aplicado um degrau em Id de 97 A para 106,7 A e observado o comportamento da tenso de sada como mostrado na Fig. 2-17(a). Observa-se na Fig. 2-17(b) a mesma resposta dinmica obtida com a aplicao de degrau ao modelo da expresso (2.60).

39

425V

425

420V

420

415

410V
Vo

410

405

400V

400

395V 30ms V(Vo)

395 0

0.005

0.01

0.015

0.02

40ms

50ms Time

60ms

70ms

80m

0.025 t

0.03

0.035

0.04

0.045

0.05

a) Simulao do retificador. b) Modelo matemtico. Fig. 2-17 - Tenso de sada para aplicao de degrau em Id.

2.4.2. Simulaes em Malha Fechada

A partir dos parmetros da Tabela 2.11 foram projetados controladores utilizando a modelagem proposta anteriormente. O diagrama esquemtico do circuito utilizado para a simulao e o netlist esto no Anexo A. Os principais sinais relacionados com o funcionamento do sistema de controle e da modulao do retificador trifsico PWM bidirecional so mostrados a seguir. A Fig. 2-18 mostra as correntes de entrada do retificador trifsico PWM bidirecional e a Fig. 2-19 mostra a tenso e a corrente em uma das fases, verificando-se a caracterstica de um sistema com elevado fator de potncia.
100A

50A

0A

-50A

-100A 0s I(L7)

5ms I(L8)

10ms I(L9)

15ms

20ms Time

25ms

30ms

35ms

40ms

Fig. 2-18 Correntes nas fases A, B e C.

40

200

vA ( t )

100
iA ( t )

-100

-200 0s I(L8)

5ms 10ms V(V51:+,V51:-)

15ms

20ms Time

25ms

30ms

35ms

40ms

Fig. 2-19 Tenso e corrente em uma das fases.

Na Fig. 2-20 observa-se a tenso de sada regulada em um valor de 400 V, com uma pequena ondulao de alta freqncia.

401V

400V

399V

398V 0s V(Vo)

5ms

10ms

15ms

20ms Time

25ms

30ms

35ms

40ms

Fig. 2-20 Tenso de sada.

Na Fig. 2-21 so verificadas as amostras da corrente de eixo direto e da corrente de eixo em quadratura, em que a componente de eixo em quadratura tem valor regulado em zero, indicando potncia reativa nula.

41

O valor da corrente de eixo direto est relacionado com a potncia ativa consumida e sua referncia foi gerada a partir do controlador da tenso de sada.
120V
Id ( t )

80V

40V
Iq ( t )

0V

-40V 0s

5ms 10ms V(Id)*50 V(Iq)*50

15ms

20ms Time

25ms

30ms

35ms

40ms

Fig. 2-21 Corrente de eixo direto e corrente de eixo em quadratura.

Na Fig. 2-22 so mostradas a razo cclica de eixo direto e a razo cclica de eixo em quadratura, sinais gerados pelos controladores de corrente.
600mV
Dd ( t )

400mV

200mV
Dq ( t )

0V 0s

5ms 10ms V(Dd)/5 V(Dq)/5

15ms

20ms Time

25ms

30ms

35ms

40ms

Fig. 2-22 Razo cclica de eixo direto e razo cclica de eixo em quadratura.

As razes cclicas dos eixos e so mostradas na Fig. 2-23 e na Fig. 2-24 mostrado o plano de fase destas variveis. Observa-se que no plano estas variveis percorrem uma trajetria circular.

42

800mV
D beta ( t ) D alfa ( t )

400mV

0V

-400mV

-800mV 0s

5ms V(Dalfa)/5

10ms V(Dbeta)/5

15ms

20ms Time

25ms

30ms

35ms

40ms

Fig. 2-23 - Razo cclica do eixo e razo cclica do eixo .

1.0V

0V

-1.0V -1.0V

0V V(Dbeta)/5 V(Dalfa)/5

1.0V

Fig. 2-24 Plano de fase para a razo cclica do eixo e razo cclica do eixo .

A Fig. 2-25 mostra os sinais de comando dos interruptores superiores de cada brao conectados s fases A, B e C para os setores definidos anteriormente. O formato e a evoluo dos sinais de comando concordam com os apresentados na Tabela 2.8.

43

20V

20V

10V SEL>> 0V V(cmd2) 20V

10V SEL>> 0V V(cmd2) 20V

10V

10V

0V V(cmd4) 20V

0V V(cmd4) 20V

10V

10V

0V 15.0ms 15.1ms V(cmd6)

15.2ms Time

15.3ms

15.4ms

15.5

0V 13.0ms 13.1ms V(cmd6)

13.2ms Time

13.3ms

13.4ms

13.5

Setor 1.
20V 20V

Setor 2.

10V SEL>> 0V V(cmd2) 20V

10V SEL>> 0V V(cmd2) 20V

10V

10V

0V V(cmd4) 20V

0V V(cmd4) 20V

10V

10V

0V 10.0ms 10.1ms V(cmd6)

10.2ms Time

10.3ms

10.4ms

10.5

0V 7.5ms 7.6ms V(cmd6)

7.7ms Time

7.8ms

7.9ms

8.0m

Setor 3.
20V 20V

Setor 4.

10V SEL>> 0V V(cmd2) 20V

10V SEL>> 0V V(cmd2) 20V

10V

10V

0V V(cmd4) 20V

0V V(cmd4) 20V

10V

10V

0V 4.0ms 4.1ms V(cmd6)

4.2ms Time

4.3ms

4.4ms

4.5m

0V 18.0ms 18.1ms V(cmd6)

18.2ms Time

18.3ms

18.4ms

18.5

Setor 5.

Setor 6.

Fig. 2-25 Sinais de comando dos interruptores em cada um dos setores.

44

As razes cclicas das fases A, B e C so mostradas na Fig. 2-26, apresentando um formato semelhante ao formato do sinal terico mostrado na figura Fig. 2-5.
1.0V 0.5V 0V V(DA)/5 1.0V 0.5V 0V V(DB)/5 1.0V 0.5V SEL>> 0V 0s

5ms V(DC)/5

10ms

15ms

20ms Time

25ms

30ms

35ms

40ms

Fig. 2-26 Razes cclicas para as fases A, B, e C.

2.5. Concluso
Foram demonstrados os princpios da modulao vetorial a partir de sua aplicao ao retificador trifsico bidirecional com elevado fator de potncia. Os resultados de simulao verificam os resultados esperados. Com esta estratgia de modulao possvel analisar o nmero de comutaes dos interruptores, a simetria dos sinais de controle, a distribuio de correntes e de perdas e o contedo harmnico das correntes e tenses do retificador. A modulao vetorial um mtodo para determinar a largura e seqncia (distribuio) dos pulsos que fornece um grau de liberdade para posicionamento dos pulsos atravs da pr-distribuio dos vetores nulos. Neste captulo utiliza-se a seqncia convencional de distribuio de vetores. Entretanto, vrias outras seqncias so apresentadas na literatura, podendo ser aplicadas a este retificador. Foi apresentada a modelagem do retificador utilizando a transformao de Park com a amostragem das correntes nas fases e a incluso do desacoplamento das variveis de eixo direto e de eixo em quadratura. A validao dos modelos foi realizada atravs de simulao digital.

45

Como desvantagens das tcnicas de controle vetorial e modulao vetorial considera-se a complexidade de implementao. Neste caso, verifica-se a necessidade de determinao dos setores e a pr-escolha da seqncia de aplicao dos vetores, a determinao dos intervalos de aplicao dos vetores e o clculo das transformaes direta e inversa.

46

Captulo 3 - Modulao Vetorial Aplicada ao Retificador Unidirecional de Dois Nveis Y_1

3.1. Introduo
Neste captulo a modulao vetorial aplicada ao retificador trifsico PWM unidirecional de dois nveis Y_1 [52]-[53]. Alm da modulao, ser realizada uma breve anlise deste retificador apresentando suas etapas de operao, estratgia de controle e o dimensionamento do estgio de potncia. Uma anlise mais detalhada sobre estas caractersticas apresentada em [27]. Os conceitos sobre modelagem de retificadores estudados no captulo 2 sero adaptados a esta estrutura e ser realizado o projeto dos controladores com base nos parmetros definidos nas etapas anteriores. Os resultados da aplicao das estratgias de modulao e controle sero verificados atravs de simulaes computacionais. A Fig. 3-1 mostra a topologia do retificador trifsico PWM unidirecional de dois nveis Y_1 com elevado fator de potncia.
M

P
DA1 DB1 DC1

iO ( t )
DC5

DA3

D A5

SA

B
D A6

DB3

DB5

SB
DB4 DB6

DC3

+
CO
RO

SC
DC4 DC6

V O

DA4
D A2

DB2

DC2

LA
iA (t )
vA (t )

LB

LC
iC ( t )
vC ( t )

iB (t )
vB (t )

Fig. 3-1 Retificador trifsico PWM unidirecional de dois nveis Y_1.

47

Nesta topologia, considerando-se as correntes de entrada em fase com as tenses de entrada, definem-se seis setores simtricos A+, B-, C+, A-, B+ e C- em um perodo de rede, com um intervalo de durao de 60. A caracterizao destes setores mostrada na Fig. 3-2, onde no setor A+ a corrente de maior mdulo a da fase A e esta possui valores positivos, sendo que as correntes nas outras duas fases possuem sinal oposto (negativo).
vA ( t )
vC ( t ) vB ( t )

2 3

4 3

5 3

Setor C -

Setor A+

Setor B -

Setor C+

Setor A -

Setor B+

Fig. 3-2 Setores em funo do sentido das correntes.

Observa-se uma simetria que permite estender a anlise realizada em um setor especfico, para outros setores, considerando-se os sentidos das correntes em cada uma das fases [27].

3.2. Etapas de Operao

Este conversor apresenta trs interruptores comandados com dois estados possveis (conduzindo ou bloqueado), sendo que para um determinado setor so possveis oito etapas de operao. Nestas etapas de operao, os sentidos das correntes de entrada e os possveis caminhos de circulao de corrente pelo conversor definem se o interruptor comandado estar ou no conduzindo. Pode ocorrer a situao em que o interruptor comandado a conduzir, mas no existe caminho para a circulao de corrente pelo mesmo. Quando os trs interruptores esto bloqueados, o potencial dos pontos A, B e C depende do sentido das correntes nas respectivas fases. Para que haja circulao direta de corrente de uma fase para outra, sem circular corrente pela carga, pelo menos dois dos trs interruptores devem estar fechados.

48

As etapas de operao para o Setor A+ so mostradas na figura Fig. 3-3, em que se observa a existncia de cinco estados idnticos (Etapa 4 a Etapa 8).
P
DA1 DB1 DC1

P
DA1 DB1 DC1

iO ( t )
DC5

iO ( t )
DC5

DA3

D A5

SA

B
D A6

DB3

DB5

SB
DB4 DB6

DC3

+
CO
RO

SC
DC4 DC6

V O

DA3

D A5

SA

B
D A6

DB3

DB5

SB
DB4 DB6

DC3

+
CO
RO

SC
DC4 DC6

V O

DA4
D A2

DA4
D A2

DB2

DC2

DB2

DC2

LA
iA ( t )
vA (t )

LB

LC
iC ( t )
vC ( t )

LA
iA ( t )
vA (t )

LB

LC
iC ( t )
vC ( t )

iB (t )
vB ( t )

iB (t )
vB ( t )

Etapa 1: SA Fechado, SB Fechado, SC Fechado.

P
DA1 DB1 DC1

Etapa 2: SA Fechado, SB Fechado, SC Aberto.

P
DA1

iO ( t )
DC5

DB1

DC1

iO ( t )
DC5

DA3

D A5

SA

B
D A6

DB3

DB5

SB
DB4 DB6

DC3

+
CO
RO

DA3

D A5

SC
DC4 DC6

V O

SA

B
D A6

DB3

DB5

SB
DB4 DB6

DC3

SC
DC4 DC6

DA4
D A2

DA4
DA2

CO

RO

+ V O

DB2

DC2

DB2

DC2

LA
iA ( t )
vA (t )

LB

LC
iC ( t )
vC ( t )

LA
iA ( t )
vA (t )

LB

LC
iC ( t )
vC ( t )

iB (t )
vB ( t )

iB (t )
vB ( t )

Etapa 3: SA Fechado, SB Aberto, SC Fechado.

P
DA1

Etapa 4: SA Fechado, SB Aberto, SC Aberto.

P
DA1

DB1

DC1

iO ( t )
DC5

DB1

DC1

iO ( t )
DC5

DA3

D A5

SA

B
D A6

DB3

DB5

SB
DB4 DB6

DC3

SC
DC4 DC6

DA4
DA2

CO

RO

+ V O

DA3

D A5

SA

B
D A6

DB3

DB5

SB
DB4 DB6

DC3

SC
DC4 DC6

DA4
DA2

CO

RO

+ V O

DB2

DC2

DB2

DC2

LA
iA ( t )
vA (t )

LB

LC
iC ( t )
vC ( t )

LA
iA ( t )
vA (t )

LB

LC
iC ( t )
vC ( t )

iB (t )
vB ( t )

iB (t )
vB ( t )

Etapa 5: SA Aberto, SB Aberto, SC Fechado.

P
DA1

Etapa 6: SA Aberto, SB Fechado, SC Fechado.

P
DA1

DB1

DC1

iO ( t )
DC5

DB1

DC1

iO ( t )
DC5

DA3

D A5

SA

B
D A6

DB3

DB5

SB
DB4 DB6

DC3

SC
DC4 DC6

DA4
DA2

CO

RO

+ V O

DA3

D A5

SA

B
D A6

DB3

DB5

SB
DB4 DB6

DC3

SC
DC4 DC6

DA4
DA2

CO

RO

+ V O

DB2

DC2

DB2

DC2

LA
iA ( t )
vA (t )

LB

LC
iC ( t )
vC ( t )

LA
iA ( t )
vA (t )

LB

LC
iC ( t )
vC ( t )

iB (t )
vB ( t )

iB (t )
vB ( t )

Etapa 7: SA Aberto, SB Fechado, SC Aberto.

Etapa 8: SA Aberto, SB Aberto, SC Aberto.

Fig. 3-3 Etapas de operao.

49

Pela simetria que este conversor apresenta definida a equivalncia entre os componentes do sistema para a anlise do conversor: L LA, LB e LC; S SA, SB e SC; DI12 DI34 DI56 DA1, DA2, DB1, DB2, DC1 e DC2; DA3, DA4, DB3, DB4, DC3 e DC4; DA5, DA6, DB5, DB6, DC5 e DC6.

Ser utilizado um representante de cada grupo para o dimensionamento do estgio de potncia e para a anlise das formas de onda da estrutura.

3.3. Modulao Vetorial

3.3.1. Vetores Disponveis Da anlise da estrutura da Fig. 3-1 verifica-se a possibilidade de utilizao de sete vetores disponveis para representar os estados topolgicos do conversor, como demonstrado na Tabela 3.1. Para este retificador, a definio dos vetores feita de forma diferenciada da convencional [36], pois para a obteno do vetor nulo necessrio que os trs interruptores estejam conduzindo ao mesmo tempo, e assim obtm-se tenses de linha iguais a zero.
Tabela 3.1 - Vetores possveis.

Vetor
V0 (0 0 0) V1 (1 0 0)
V2 (1 1 0) V3 (0 1 0) V4 (0 1 1) V5 (0 0 1) V6 (1 0 1)

Ponto A M P P N N N P

Ponto B M N P P P N N

Ponto C M N N N P P P

VAB 0 +VO 0 -VO -VO 0 +VO

VBC 0 0 +VO +VO 0 -VO -VO

VCA 0 -VO -VO 0 +VO +VO 0

50

Na implementao dos vetores disponveis deve-se considerar os sentidos das correntes que circulam pelas fases A, B e C. Supondo que as correntes esto em fase com as respectivas tenses, tm-se as relaes fasoriais entre as tenses de entrada e a componente fundamental das tenses apresentadas pelo retificador conforme a Fig. 3-4.
L

iF ( t )
vF ( t )

vR (t )
V
R

X I
L

Fig. 3-4 Relaes entre as tenses de entrada e a componente fundamental das tenses do retificador.

Assim, o diagrama da Fig. 2.2 pode ser dividido em sub-setores, que consideram a interseco dos setores dos vetores com os setores das correntes Fig. 3-5, como mostrado na Fig. 3-6.
Setores dos Vetores Setor 2 Setor 1 Setor 6 Setor 5 Setor 4 Setor 3 Setor 2

v RB ( t )
iA ( t )

v RA ( t )
iC ( t )

v RC ( t )
iB ( t )

2 3

4 3

5 3

Setores das Correntes

Setor C -

Setor A+

Setor B -

Setor C+

Setor A -

Setor B+

Fig. 3-5 Interseco dos setores de tenso e dos setores de corrente.

51

Fig. 3-6 - Representao espacial dos vetores disponveis e definio dos sub-setores.

Analisando o sub-setor SS1A, observa-se que nesta regio a corrente de maior intensidade a da fase A e esta positiva, assim as correntes das fases B e C so negativas e os vetores a serem sintetizados so os vetores V0 , V1 e V2 (vetores vizinhos ao setor [36]). Para estes sentidos de corrente o vetor V1 pode ser realizado nas etapas 4, 5, 6, 7 e 8 mostradas na Fig. 3-3. O vetor V2 realizado na etapa 2 mostrada na Fig. 3-3. O vetor nulo obtido com a conduo dos trs interruptores (etapa 1 da Fig. 3-3). Neste caso, o ponto M no est conectado ao ponto P nem ao ponto N, ento a definio dos vetores nulos feita de forma diferenciada em relao ao retificador bidirecional, sendo utilizado apenas um vetor nulo, para o caso em que os pontos A, B e C esto conectados. Na determinao dos sinais de comando para a implementao dos vetores adotouse uma lgica que considera fechado o interruptor conectado ao brao ligado a fase que possui a corrente de maior intensidade [27] [54]. Assim, os sinais de comando utilizados para implementao destes vetores so mostrados na Tabela 3.2

52

Tabela 3.2 Sinais de comando para o sub-setor SS1A. Vetor SA Fechado Fechado Fechado SB Aberto Fechado Fechado SC Aberto Aberto Fechado

V1 (1 0 0) V2 (1 1 0) V0 (0 0 0)

Para o sub-setor SS1C, a corrente de maior intensidade a da fase C e esta negativa, sendo as correntes da fase B e da fase C positivas e os vetores a serem sintetizados so os mesmos do caso anterior, ou seja, os vetores V0 , V1 e V2 . Para estes sinais de corrente o vetor V1 realizado na etapa de operao mostrada na Fig. 3-7.
P
DA1 DB1 DC1

iO ( t )
DC5

DA3

D A5

SA

B
D A6

DB3

DB5

SB
DB4 DB6

DC3

+
CO
RO

SC
DC4 DC6

V O

DA4
D A2

DB2

DC2

LA
iA (t )
vA (t )

LB

LC
iC ( t )
vC ( t )

iB (t )
vB ( t )

Fig. 3-7 - Realizao do vetor V1 para o sub-setor SS1C.

De forma semelhante, o vetor V2 realizado na etapa de operao da Fig. 3-8.

P
DA1

DB1

DC1

iO ( t )
DC5

DA3

DA5

SA

B
DA6

DB3

DB5

SB
DB4 DB6

DC3

SC
DC4 DC6

DA4
DA2

CO

RO

+ V O

DB2

DC2

LA
iA (t )
vA ( t )

LB

LC
iC ( t )
vC ( t )

iB (t )
vB (t )

Fig. 3-8 - Realizao do vetor V2 para o sub-setor SS1C.

53

O vetor nulo tambm obtido com a conduo dos trs interruptores. Os sinais de comando utilizados na implementao destes vetores so mostrados na Tabela 3.3.
Tabela 3.3 Sinais de comando para o sub-setor SS1C. Vetor SA Aberto Aberto Fechado SB Fechado Aberto Fechado SC Fechado Fechado Fechado

V1 (1 0 0) V2 (1 1 0) V0 (0 0 0)

Desta forma, pode-se generalizar a formao dos vetores desejados, considerandose que para a obteno do valor 1 (um) no vetor desejado deve-se considerar o interruptor relacionado a este valor como fechado (ON) para a situao em que a corrente de maior intensidade positiva e o interruptor aberto (OFF) para o caso em que esta corrente negativa. Para a obteno do valor 0 (zero) a lgica invertida. Esta regra no se aplica ao vetor nulo. Estendendo este resultado para os outros sub-setores tm-se os sinais de comando da Tabela 3.4.
Tabela 3.4 Sinais de comando para outros sub-setores Sub-Setor Vetor SA Fechado Aberto Fechado Aberto Fechado Fechado Aberto Aberto Fechado Fechado Fechado Fechado Fechado Fechado Fechado SB Aberto Aberto Fechado Fechado Fechado Fechado Fechado Fechado Fechado Aberto Aberto Fechado Fechado Aberto Fechado SC Fechado Fechado Fechado Aberto Aberto Fechado Fechado Aberto Fechado Aberto Fechado Fechado Aberto Aberto Fechado

V3 (0 1 0)
SS2C

V2 (1 1 0) V0 (0 0 0) V3 (0 1 0 )

SS2B

V2 (1 1 0) V0 (0 0 0) V4 (0 1 1 )

SS3B

V3 (0 1 0 ) V0 (0 0 0) V4 (0 1 1 )

SS3A

V3 (0 1 0 ) V0 (0 0 0) V5 (0 0 1 )

SS4A

V4 (0 1 1 ) V0 (0 0 0)

54

Tabela 3.5 Sinais de comando para outros sub-setores - Continuao. Sub-Setor Vetor SA Aberto Aberto Fechado Fechado Aberto Fechado Aberto Fechado Fechado Aberto Aberto Fechado Fechado Fechado Fechado SB Aberto Fechado Fechado Aberto Aberto Fechado Fechado Fechado Fechado Fechado Fechado Fechado Aberto Aberto Fechado SC Fechado Fechado Fechado Fechado Fechado Fechado Aberto Aberto Fechado Fechado Aberto Fechado Aberto Fechado Fechado

V5 (0 0 1 )
SS4C

V4 (0 1 1 ) V0 (0 0 0) V6 (1 0 1 )

SS5C

V5 (0 0 1 ) V0 (0 0 0) V6 (1 0 1 )

SS5B

V5 (0 0 1 ) V0 (0 0 0) V1 (1 0 0 )

SS6B

V6 (1 0 1 ) V0 (0 0 0) V1 (1 0 0 )

SS6A

V6 (1 0 1 ) V0 (0 0 0)

3.3.2. Seqncia de Vetores e Sinais de Comando Para os Sub -Setores A partir dos resultados da Tabela 3.4 foram determinadas as seqncias dos vetores a serem utilizados e as respectivas razes cclicas de cada uma das fases para cada um dos sub-setores. As seqncias de vetores foram escolhidas de forma que, nos trs interruptores, o nvel do sinal de comando no incio do perodo de comutao fosse o mesmo do final deste perodo. Esta estratgia tem como objetivo minimizar o nmero de comutaes nos interruptores. Para o Sub-Setor SS1A a seqncia de vetores proposta , V0 V2 V1 V2 V0 , resultando nos sinais de comando mostrados na Fig. 3-9.

55

T0 2

T2 2

T1

T2 2

T0 2

cmd A

t cmd B

t cmd C

V0

V2

V1

V2

V0

(0 0 0)

(1 1 0 )

(1 0 0 )
TS

(1 1 0 )

( 0 0 0)

Fig. 3-9 - Sinais de comando para o sub-setor SS1A.

Com isso, os intervalos para os comandos dos interruptores so dados pela expresso (3.1).
TA = TS TB = T0 + T2 T =T 0 C

(3.1)

Utilizando as projees dos vetores (captulo 2), para o respectivo setor, determinase o valor das razes cclicas das trs fases em funo das razes D e D (3.2).
D A = 1 D B = 1 DC = 1

3 1 D + D 2 2 3 1 D D 2 2

(3.2)

Considerando o Sub-Setor SS1C, a seqncia de vetores proposta para este setor

V0 V1 V2 V1 V0 , resultando nos sinais de comando mostrados na Fig. 3-10 .

56

T0 2

T1 2

T2

T1 2

T0 2

cmd A

t cmd B

t cmd C

V0

V1

V2

V1

V0

(0 0 0)

(1 0 0 )

(1 1 0 )
TS

(1 0 0 )

( 0 0 0)

Fig. 3-10 - Sinais de comando para o sub-setor SS1C.

Assim, os intervalos para os comandos dos interruptores para este sub-setor so dados pela expresso (3.3).
TA = T0 TB = T0 + T1 T =T S C

(3.3)

As razes cclicas das trs fases em funo das razes D e D so dadas por (3.4).

3 1 D D D A = 1 2 2 DB = 1 2 D DC = 1
Tabela 3.6 Seqncia de vetores para outros sub-setores.

(3.4)

Para os outros sub-setores tm-se as seqncias de vetores mostradas na Tabela 3.6.

Sub-Setor SS2C Sub-Setor SS2B Sub-Setor SS3B Sub-Setor SS3A Sub-Setor SS4A

V0 V3 V2 V3 V0 V0 V2 V3 V2 V0 V0 V4 V3 V4 V0 V0 V3 V4 V3 V0 V0 V5 V4 V5 V0

Sub-Setor SS4C Sub-Setor SS5C Sub-Setor SS5B Sub-Setor SS6B Sub-Setor SS6A

V0 V4 V5 V4 V0 V0 V6 V5 V6 V0 V0 V5 V6 V5 V0 V0 V1 V6 V1 V0 V0 V6 V1 V6 V0

57

Para os outros sub-setores tem-se as expresses para as razes cclicas das trs fases em funo das razes D e D mostradas na Tabela 3.7.
Tabela 3.7 Razes cclicas das trs fases em funo das razes D e D para os sub-setores.

DA = 1 Sub-Setor SS6A e Sub-Setor SS1A DB = 1 DC = 1 DA = 1 3 1 D + D 2 2 3 1 D D 2 2 3 1 D D 2 2

Sub-Setor SS1C e Sub-Setor SS2C Sub-Setor SS2B e Sub-Setor SS3B

DB = 1 2 D DC = 1
DA = 1 + 3 1 D D 2 2 DB = 1 DA = 1

DC = 1 2 D 3 1 D D 2 2 3 1 D + D 2 2 3 1 D + D 2 2

Sub-Setor SS3A e Sub-Setor SS4A

DB = 1 + DC = 1 + DA = 1 +

Sub-Setor SS4C e Sub-Setor SS5C Sub-Setor SS5B e Sub-Setor SS6B

DB = 1 + 2 D DC = 1 DA = 1 3 1 D + D 2 2 DB = 1

DC = 1 + 2 D

Observa-se que as expresses que caracterizam as razes cclicas dentro de um determinado setor de corrente so as mesmas para ambos os setores dos vetores, desta forma, no h a necessidade de se identificar os setores dos vetores, pode-se apenas impor os setores de corrente a partir das tenses de entrada.

58

As razes cclicas dos eixos e so determinadas aplicando-se a transformao inversa de Park aos sinais de sada do sistema de controle (Dd e Dq), conforme (3.5).
D = Dd cos( t ) + Dq sen( t ) D = Dd sen( t ) + Dq cos( t )

(3.5)

A Fig. 3-11 mostra a razo cclica para a fase A em um perodo de rede, sendo que para as outras fases, as razes cclicas tm o mesmo formato e esto defasadas de 120. Neste caso, considerou-se Dd = 0,359 e Dq = 0,076.
1

0.9

0.8

0.7

0.6

0.5 Da 0.4

0.3

0.2

0.1

3 wt(rad)

Fig. 3-11 - Razo cclica para a fase A.

A Tabela 3.8 mostra a evoluo dos sinais de comando em um perodo de comutao para cada um dos sub-setores em um semi-perodo da rede, quando se utiliza a modulao vetorial com o equacionamento desenvolvido nesta seo. So mostrados os sinais de comando para a seqncia de sub-setores 2C, 1C, 1A, 6A, 6B e 5B, sendo que estes sinais se repetem para a seqncia 5C, 4C, 4A, 3A, 3B e 2B. Observa-se que o interruptor conectado fase com a corrente de maior mdulo est sempre comandado a conduzir e que cada um dos outros dois interruptores comandado a conduzir e bloquear apenas uma vez em cada perodo de comutao. Desta forma, o nmero de comutaes dos interruptores para a implementao destes vetores mnimo.

59

Tabela 3.8 - Evoluo dos sinais de comando em cada um dos sub-setores em meio perodo da rede.

Sub-Setor 2C

Sub-Setor 1C

Sub-Setor 1A

Sub-Setor 6A

Sub-Setor 6B

Sub-Setor 5B

V 3 (0 1 0)
T
V Sint

(1 1 0)

V2

V3

(0 1 0)

(1 1 0)

V2

V3

(0 1 0)

(1 1 0)

V2

V3

(0 1 0)

(1 1 0)

V2

V 3 (0 1 0)

(1 1 0)

V2

V3

(0 1 0)

(1 1 0)

V2

T2

T2

V Sint

(0 1 1)
V4

T3 T

(1 0 0) (0 1 1)

(1 0 0) (0 1 1)
T1 T

T T2

V Sint
T1 T

(1 0 0) (0 1 1)

T1 T
T T 6
V Sint

(1 0 0) (0 1 1)

T1

(1 0 0) (0 1 1)

T
T5 T6

(1 0 0)

V1

V4

V1

V4

V1

V4

V1

V4
T
T6
V Sint

V1

V4

V1
T

V Sint

V 5 (0 0 1)

(1 0 1) V 6

V 5 (0 0 1)

(1 0 1) V 6

V 5 (0 0 1)

(1 0 1) V 6

V 5 (0 0 1)

(1 0 1) V 6

V 5 (0 0 1)

(1 0 1) V 6

V 5 (0 0 1)

(1 0 1) V 6

T0 2

T3 2

T2

T3 2

T0 2 cmd A

T0 2

T1 2

T2

T1 2

T0 2 cmd A

T0 2

T2 2

T1

T2 2

T0 2 cmd A

T0 2

T6 2

T1

T6 2

T0 2 cmd A

T0 2

T1 2

T6

T1 2

T0 2 cmd A

T0 2

T5 2

T6

T5 2

T0 2

cmd A

t cmd B
cmd B

t
cmd B

t
cmd B

t
cmd B

t
cmd B

t cmd C
cmd C

t
cmd C

t
cmd C

t
cmd C

t
cmd C

V0

V3

V2

V3

V0

(0 0 0)

(0 1 0)

(1 1 0 )
TS

(0 1 0)

(0 0 0)

V0

V1

V2

V1

V0

(0 0 0)

(1 0 0 )

(1 1 0 )
TS

(1 0 0 )

(0 0 0)

V0

V2

V1

V2

V0

(0 0 0)

(1 1 0 )

(1 0 0 )
TS

(1 1 0 )

(0 0 0)

V0

V6

V1

V6

V0

(0 0 0)

(1 0 1)

(1 0 0 )
TS

(1 0 1)

(0 0 0)

V0

V3

V6

V1

V0

(0 0 0)

(1 0 0 )

(1 0 1)
TS

(1 0 0 )

(0 0 0)

V0

V5

V6

V5

V0

(0 0 0)

( 0 0 1)

(1 0 1)
TS

( 0 0 1)

(0 0 0)

60

Verifica-se tambm que a distribuio dos sinais de comando e dos vetores simtrica em relao metade do perodo de comutao e que no incio e no fim da cada perodo os interruptores esto conduzindo. Pela anlise da estratgia de modulao apresentada e das etapas de comutao, verifica-se que o interruptor que est sempre comandado a conduzir durante um setor apresenta instantes em que sua corrente se anula. Por exemplo, no sub-setor SS1A durante o intervalo de aplicao do vetor V1 o interruptor SA poderia estar comandado ou no, sem alterar a seqncia de aplicao dos vetores. Entretanto, se este interruptor no estiver comandado neste intervalo, o nvel de tenso sobre ele aumenta e como conseqncia, aumentam as perdas por comutao. Para manter o interruptor conduzindo durante todo intervalo em que est comandado, utiliza-se os sinais de comando apresentados na Fig. 3-12 para o setor A+, no qual o vetor V6 realizado na etapa 3 mostrada na Fig. 3-3.
T0 2
cmd A

T2 2

T1

T2 2

T0 2

cmd B

t
cmd C

V6

(1 0 1)

V0

V2

(0 0 0)

(1 1 0 )
TS

V0 (0 0 0)

V6

(1 0 1)

Fig. 3-12 - Sinais de comando para o setor A+.

Para que esta seqncia seja mantida e os vetores desejados sejam implementados necessrio que D B + DC > 1 . Na implementao desta lgica os sinais das triangulares so defasados de 180 entre si, nas fases cujos interruptores no esto fechados durante todo o perodo do setor. Com isso, as seqncias de vetores para este setor e para os sub-setores so apresentados na Tabela 3.9

61

Tabela 3.9 - Seqncia de vetores para os sub-setores.

Sub-Setores SS1A e SS6A Sub-Setores SS1C e SS2C Sub-Setores SS2B e SS3B Sub-Setores SS3A e SS4A Sub-Setores SS4C e SS5C Sub-Setores SS5B e SS6B

V6 V0 V2 V0 V6 V1 V0 V3 V0 V1 V2 V0 V4 V0 V2 V3 V0 V5 V0 V3 V4 V0 V6 V0 V4 V5 V0 V1 V0 V5

Com estas seqncias, obtm-se o mesmo formato para a razo cclica apresentada na Fig. 3-11, com a desvantagem de aumentarem-se as perdas por conduo. Desta forma, optou-se por utilizar a primeira seqncia proposta.

3.4. Dimensionamento do Estgio de Potncia

Com a aplicao da estratgia de modulao da seo 2.3, o dimensionamento do estgio de potncia realizado aplicando as expresses desenvolvidas em [27]. Apresentam-se nas sees que seguem os clculos para o dimensionamento dos indutores de entrada, do capacitor de sada e dos esforos de tenso e corrente nos semicondutores, considerando-se as especificaes de projeto apresentadas na Tabela 3.10.
Tabela 3.10 Especificaes de projeto.

Potncia de sada (PO) Tenso de sada (VO) Tenso eficaz de fase de alimentao (VEF) Freqncia da rede (fF) Freqncia de comutao (fS) Rendimento do conversor () Ondulao na corrente de fase (porcentagem da corrente de pico) (I%) Ondulao na tenso de sada (porcentagem da tenso de sada nominal) (VO%)

20 kW 400 V 127 V 60 Hz 10 kHz 95% 10% 0,5%

62

3.4.1. Clculos Preliminares e Condies de Operao

Corrente eficaz de entrada:

I EF =

PO = 55,25 A 3 VEF

(3.6)

Corrente de pico e tenso de pico:

I P = 2 I EF = 78,13 A , VP = 2 VEF = 180 V

(3.7)

Resistncia equivalente de fase (representa 1/3 das perdas do conversor):

(1 ) PO
R SE = 3 I2 EF = 0,11

(3.8)

3.4.2. Dimensionamento dos Indutores de Entrada

Valor da indutncia:
3 VP2 ( 2 VO 3 VP ) L= = 790 H fS I% 4 PO VO (3.9)

Corrente eficaz no indutor: I LEF = 2 PO = 55, 25 A 3 VP

I% 1 + = 82 A 2

(3.10)

Corrente de pico no indutor:

I LP = 2 PO 3 VP

(3.11)

Corrente mdia no indutor:

I LMED = 0 Tenso de pico no indutor:

VLP = VP VO + = 223,3 V 2 3

(3.12)

(3.13)

3.4.3. Dimensionamento do Capacitor de Sada

Valor da capacitncia: CO = PO ( 2 VO 3 VP ) = 816 F 3 2 fS VO VO % (3.14)

63

Corrente eficaz no capacitor:

ICOEF = PO 0, 613 VO 2 VP + 1 = 31,9 A VO 2 VP

(3.15)

Corrente de pico no capacitor:

ICOP = PO = 50 A VO (3.16)

Corrente mdia no capacitor: ICOMED = 0 (3.17)

Tenso no capacitor: VCOEF VCOMED VO = 400 V (3.18)

3.4.4. Dimensionamento dos Interruptores

Corrente eficaz no interruptor:

ISEF = PO VO 1, 63 VP = 25, 41 A VP 5, 7 VO

(3.19)

Corrente de pico no interruptor:

ISP = I LP = 2 PO 3 VP I% 1 + = 82 A 2

(3.20)

Corrente mdia no interruptor:

ISMED = PO VP 4 2 VP = 14, 65 A 3 3 VO

(3.21)

Tenso de pico no interruptor: VSP VO = 400 V (3.22)

3.4.5. Dimensionamento dos Diodos DI12

Corrente eficaz nos diodos DI12:

I DI12EF = PO VO + 6,1 VP = 34,56 A VP 43 VO

(3.23)

Corrente de pico nos diodos DI12:

I DI12P = I LP = 2 PO 3 VP I% 1 + = 82 A 2

(3.24)

64

Corrente mdia nos diodos DI12: I DI12MED = PO = 17,54 A 3 VO (3.25)

Tenso de pico nos diodos DI12: VDI12P VO = 400 V (3.26)

3.4.6. Dimensionamento dos Diodos DI34

Corrente eficaz nos diodos DI34: I DI34EF = PO = 39 A 3 VP (3.27)

Corrente de pico nos diodos DI34:

I DI34P = I LP = 2 PO I% 1 + = 82 A 3 VP 2

(3.28)

Corrente mdia nos diodos DI34: I DI34MED = 2 PO = 24,87 A 3 VP (3.29)

Tenso de pico nos diodos DI34: VDI34P VO = 400 V (3.30)

3.4.7. Dimensionamento dos Diodos DI56

Corrente eficaz nos diodos DI56:

I DI56EF = PO VO + 1, 63 VP = 17,89 A VP 11,5 VO

(3.31)

Corrente de pico nos diodos DI56:

I DI56P = I LP = 2 PO 3 VP I% 1 + = 82 A 2

(3.32)

Corrente mdia nos diodos DI56:

I DI56MED = PO VP 2 V P = 7,32 A 3 3 VO

(3.33)

Tenso de pico nos diodos DI56: VDI56P VO = 400 V (3.34)

65

3.5. Modelagem e Controle

3.5.1. Modelagem do Retificador

Para a obteno dos modelos do retificador, o conversor CA-CC unidirecional Y_1 ser representado atravs da mesma estrutura utilizada para o retificador bidirecional, ou seja, a estrutura da Fig. 3-13. Esta estrutura composta por trs interruptores ideais que atravs de sinais de comando apropriados possibilitam a obteno dos estados topolgicos relacionados com as diferenas de potencial apresentadas na Tabela 3.1. Para o retificador trifsico unidirecional Y_1, os estados topolgicos do conversor dependem dos sentidos das correntes de entrada. As relaes entre os comandos para obteno dos estados topolgicos equivalentes da estrutura da Fig. 3-1 e da estrutura da Fig. 3-13 so mostradas na Tabela 3.11 para os sub-setores SS1A e SS1C.
P A
SA XA YA

v RA ( t )

iO ( t )

SB

XB YB

v RB ( t )

+ VO 2

SC

XC YC

v RC ( t )

VO 2

N
R SE R SE R SE

LA
iA ( t )
vA ( t )

LB

LC
iC ( t )
vC ( t )

iB (t )
vB ( t )

Fig. 3-13 - Circuito simplificado do conversor CA-CC trifsico.

66

Tabela 3.11 - Relaes entre os comandos da estrutura da Fig. 3-13 e da estrutura da Fig. 3-1. Estrutura da Fig. 3-13 Estrutura da Fig. 3-1 SA Aberto ou Fechado Fechado Fechado Aberto Aberto SB Aberto Fechado Fechado Fechado Aberto SC Aberto Aberto Fechado Fechado Aberto ou Fechado Fechado Fechado Fechado

Sub-Setor SS1A

D A ( t ) = 1 , D B ( t ) = 0 e DC ( t ) = 0 D A ( t ) = 1 , D B ( t ) = 1 e DC ( t ) = 0 D A ( t ) = DB ( t ) = DC ( t ) D A ( t ) = 1 , D B ( t ) = 0 e DC ( t ) = 0 D A ( t ) = 1 , D B ( t ) = 1 e DC ( t ) = 0 D A ( t ) = DB ( t ) = DC ( t )

Sub-Setor SS1C

As relaes para outros sub-setores podem ser obtidas utilizando-se os resultados da Tabela 3.4. Utilizando a estratgia de modulao da seo 3.3, que permite a equivalncia entre as estruturas, consideram-se os mesmos modelos desenvolvidos no Captulo 2, utilizandose as mesmas transformaes de variveis e a mesma forma de desacoplamento. Para os retificadores unidirecionais devem ser consideradas restries para a aplicao destes modelos, como por exemplo, a operao com valores de Id negativo (modo inversor) e faixa de variao de Iq.
3.5.2. Estratgia de Controle e Projeto dos Controladores

Para o projeto dos controladores das malhas de tenso e corrente utilizaram-se controladores clssicos e metodologias de projeto j apresentadas em outros trabalhos [1] e [49]. A estrutura de controle vetorial a mesma apresentada no Captulo 2, sendo o sistema de controle representado pelo diagrama da Fig. 3-14.

67

P
DA1
DB1

DC1

iO ( t )

DA3

D A5

SA

B
D A6

DB3

DB5

SB
DB4 DB6

DC3

DC5

+
CO
RO

SC
DC4 DC6

V O

DA4
D A2

DB2

DC2

LA
iA (t )
vA (t )

LB

LC
iC ( t )
vC ( t )

iB (t )
vB (t )

cmd A cmd B cmd C

(0 1 1)

Modulao Vetorial

V3 (0 1 0)
(1 1 0) V 2

D
D
(1 0 0)

V4

(0 0 0) V0

V7 (1 1 1)

V1

iA ( t ) i B ( t ) iC ( t )
Iq ( t )
t

IqREF
V5 (0 0 1)

(1 0 1) V6

M , M dq
Id ( t )

Controladores de Corrente

D ( t ) q
D ( t ) d

Iq ( t ) Id ( t )
Desacoplamento

Dq ( t )
Dd ( t )
M 1 dq
t

IdREF

Controlador de Tenso

VO ( t ) VOREF

Fig. 3-14 - Diagrama do controle utilizado.

O projeto dos controladores para este conversor ser feito utilizando-se os parmetros apresentados na Tabela 2.10. A partir destes parmetros, foram projetados controladores utilizando a modelagem desenvolvida no Captulo 2.

a) Projeto dos Controladores para as Malhas de Corrente Id e Iq

No sistema desacoplado, as funes de transferncia que relacionam as correntes de eixo direto e de quadratura com as respectivas razes cclicas so iguais s obtidas para o conversor Boost PFC monofsico. Assim, pode-se adotar a mesma metodologia de projeto utilizada em [1] e [55] para a escolha do controlador da malha de corrente deste conversor. O controlador utilizado para a malha de corrente possui um integrador para garantir erro nulo para a operao em regime permanente e uma rede de avano para melhorar a resposta transitria [51]. Assim, a funo de transferncia para os controladores de corrente dada pela expresso (3.35).

68

CI ( s ) = K I

s + ZI s ( s + PI )

(3.35)

Seguindo a mesma metodologia de projeto do conversor monofsico, escolhe-se a freqncia do zero algumas vezes maior que a freqncia da rede. Desta forma, conseguese uma reposta rpida de compensao e garante-se uma boa reproduo da corrente senoidal retificada. O valor escolhido para o posicionamento do zero do controlador de corrente em uma freqncia igual a dez vezes a freqncia da rede. f ZI = 10 f F (3.36)

Um dos plos desse controlador deve estar na origem para garantir o seguimento da corrente de referncia sem erro. O outro plo deve ser posicionado em uma freqncia acima da freqncia do zero, para assim eliminar as interferncias de alta freqncia. Entretanto, esse plo no pode ser demasiadamente alto, pois desejvel que a freqncia de cruzamento esteja bem abaixo da freqncia de comutao. Dessa forma, optou-se por colocar o plo em uma freqncia trs vezes maior que a freqncia do zero. f PI = 3 f ZI (3.37)

Para garantir que a freqncia de comutao no interfira no circuito de controle, projetou-se o circuito com uma freqncia de cruzamento quatro vezes menor que a freqncia de comutao.

f CI

fS 4

(3.38)

Seguindo esta metodologia definiram-se as seguintes freqncias para o projeto: f ZI = 600 Hz ; f PI = 1,8 kHz ; f CI = 2,5 kHz . O ganho de amostragem das correntes utilizado foi K Sh = 0, 02 e o valor de pico da triangular utilizada foi VT = 5 . Com isto, o ganho necessrio para obter esta freqncia de corte dado pela expresso (3.39)
KI = 1 K Sh VO s + ZI VT L s + R SE s ( s + PI ) = 145957

(3.39)
s = sC

A Fig. 3-15 mostra o diagrama de bode do sistema compensado, na qual se verifica uma margem defase de 22,8.

69

Fig. 3-15 Diagrama de Bode do sistema compensado.

O lugar das razes do sistema compensado mostrado na figura Fig. 3-16, onde se visualiza a posio dos plos do sistema.

Fig. 3-16 Lugar das razes do sistema compensado.

70

A resposta ao degrau de referncia de Id mostrada na Fig. 3-17.

Fig. 3-17 Resposta ao degrau de referncia de Id.

A implementao analgica dos controladores de corrente feita atravs do circuito da Fig. 3-18.
C1I

erro I ( t )

R1I

R 2I

C2I
d ( t )

+
Fig. 3-18 Controlador de corrente.

A funo de transferncia equivalente para este circuito mostrada em (3.40) . 1 R 2I C2I 1 CI (s) = R1I C1I C1I + C2I s s + R 2I C1I C2I s+ parmetros do controlador analgico:

(3.40)

Utilizando-se os valores obtidos no projeto dos controladores, chega-se aos

71

R1I = 5,16 k ; R 2I = 100 k ; C1I = 2,65 nF ; C2I = 1,32 nF .

b) Projeto do Controlador para a Malha de Tenso

Para se projetar o controlador da malha de tenso leva-se em considerao somente o sistema com o controlador da malha de corrente direta. A corrente de quadratura segue uma referncia igual a zero, no gerando potncia reativa. Dessa forma, pode-se considerar a tenso de sada somente em funo de Id. A Fig. 3-19 representa o diagrama de blocos do controle da malha de tenso.

VOREF

idREF ( s )
+

CV ( s )

CI ( s )

d ( s ) d

id ( s ) d ( s ) d

id ( s )

vO ( s ) id ( s )

vO ( s )

K Sh

Ka
Fig. 3-19 Diagrama de blocos do sistema de controle da malha de tenso.

A funo de transferncia em lao fechado da malha de corrente (3.41) obtida utilizando (3.35).
VO s + ZI s ( s + PI ) L s + R SE FTMFI (s) = VO s + ZI 1 + K Sh K I s ( s + PI ) L s + R SE KI

(3.41)

Como a malha de corrente muito mais rpida que a malha de tenso, pode-se considerar apenas seu ganho esttico no projeto do controlador de tenso conforme a expresso (3.42).

72

VO s + ZI KI s ( s + PI ) L s + R S 1 1 = lim s s 0 VO s + ZI s K Sh 1 + K Sh K I s ( s + ) L s + R PI S controlador de tenso. 4 R P 2 L PO 1 SE 2O s vO (s) 3 VP 3 VP2 1 3 Vp R O = R idref (s) K Sh 2 2 VO 1 + s CO O 2

(3.42)

A equao (3.43) descreve a funo de transferncia utilizada para o projeto do

(3.43)

Utilizou-se um controlador do tipo proporcional-integral para a malha de tenso, com isso tm-se erro em regime permanente nulo para respostas entradas do tipo degrau. CV (s) = K V s + ZV s (3.44)

Colocando-se o zero do controlador muito prximo do plo da planta, tem-se:

fz V 1 2 CO RO 2 . (3.45)

A freqncia de corte da malha de corrente deve ser muito maior que a freqncia de corte da malha de tenso. Assim: fc V fc I 50 (3.46)

Com base nos dados da seo anterior foram definidas as seguintes freqncias: fz V = 64,12 Hz ; fcV = 50 Hz . Estas freqncias foram obtidas utilizando um ganho do controlador de tenso K V = 0, 71 e um ganho de amostragem da tenso de sada K a = 5 400 . A Fig. 3-20 mostra o diagrama de bode do sistema compensado, no qual se verifica uma margem de fase de 75,4.

73

Fig. 3-20 - Diagrama de bode do sistema compensado com a malha de tenso.

O lugar das razes do sistema compensado mostrado na figura Fig. 3-21, onde se visualiza a posio dos plos do sistema.

Fig. 3-21 Lugar das razes do sistema com controlador de tenso

74

A resposta ao degrau de referncia de tenso de sada mostrada na Fig. 3-22.

Fig. 3-22 Resposta ao degrau de referncia da tenso de sada.

A implementao analgica do controlador de tenso feita atravs do circuito da Fig. 3-23

erro V ( t )

R1V

R 2V

C2V
i dref ( t )

+
Fig. 3-23 Controlador de tenso.

A funo de transferncia equivalente para este circuito mostrada na expresso (3.47). R 2V R1V s+ 1 R 2V C2V s (3.47)

CI (s) =

Utilizando-se os valores obtidos no projeto dos controladores chega-se aos parmetros do controlador analgico:

75

R1V = 10 k ; R 2V = 7,1 k ; C2V = 349 nF .

3.6. Resultados de Simulao

A verificao da aplicao da modulao vetorial ao retificador trifsico PWM unidirecional Y_1 foi realizada atravs de simulao digital. Os parmetros utilizados nesta simulao so apresentados na Tabela 2.11.
3.6.1. Simulaes em Malha Aberta

Foram realizadas simulaes em malha aberta com o objetivo de validar a modelagem apresentada na seo 2.3.1. Foi aplicado um degrau em Dd de 0,518 a 0,53 e Dq=0 considerando o desacoplamento das variveis e observado o comportamento da corrente de eixo direto e da corrente de eixo em quadratura como mostrado na Fig. 3-24.
200V

100V

Id ( t )

Iq ( t )
0V

-100V 0s V(Id)*50 20ms V(Iq)*50 40ms 60ms Time 80ms 100ms 120ms 140ms

Fig. 3-24 - Corrente de eixo direto e corrente de eixo em quadratura com desacoplamento.

Os resultados da Fig. 3-24 mostram a eficincia do desacoplamento implementado e a mesma dinmica e ganho apresentados quando da aplicao do degrau para o retificador bidirecional.

76

No detalhe da Fig. 3-25 observa-se a mesma dinmica obtida com a aplicao de degrau ao modelo da expresso (2.44).
100V

75V

50V 30ms 40ms V(Id)*50

60ms

80ms Time

100ms

120ms130ms

a) Simulao do retificador. b) Modelo matemtico. Fig. 3-25 - Corrente de eixo direto para aplicao de degrau em Dq.

Para a anlise da malha de tenso foi aplicado um degrau em Id de 97 A para 106,7 A e observado o comportamento da tenso de sada como mostrado na Fig. 3-26 (a). Observa-se na Fig. 3-26 (b) a mesma resposta dinmica obtida com a aplicao de degrau ao modelo da expresso (2.60) e para o retificador bidirecional.
425V
425

420V

420

415

410V
Vo

410

405

400V

400

395V 30ms V(Vo)

40ms

50ms Time

60ms

70ms

80ms

395 0

0.005

0.01

0.015

0.02

0.025 t

0.03

0.035

0.04

0.045

0.05

a) Simulao do retificador. b) Modelo matemtico. Fig. 3-26 - Tenso de sada para aplicao de degrau em Id.

Desta forma justifica-se a utilizao dos mesmos modelos para ao retificador bidirecional e o retificador unidirecional Y_1, tanto para o projeto dos controladores da malha de corrente e para o projeto dos controladores da malha de tenso.
3.6.2. Simulaes em Malha Fechada

A Fig. 3-27 mostra a resposta do sistema operando apenas com a malha de corrente e a aplicao de um degrau de referncia de 10% na corrente de eixo direto aplicado no instante t = 10 ms. Verifica-se a mesma dinmica apresentada quando se considera a resposta do sistema formado pelas funes de transferncia da planta e do controlador.

77

120V

Simulao do Retificador

110V

Modelo matemtico

100V

90V 9.6ms V(Id)*50 10.0ms 10.4ms Time 10.8ms 11.2ms 11.6ms

Fig. 3-27 - Resposta ao degrau de referncia em Id.

Os principais sinais relacionados com o funcionamento do sistema de controle completo e modulao vetorial aplicada ao retificador trifsico PWM unidirecional Y_1 so mostrados a seguir. O diagrama esquemtico do circuito utilizado para a simulao e o netlist esto no Anexo B. Na Fig. 3-28 observa-se tenso de sada regulada em um valor de 400 V com uma pequena ondulao de alta freqncia e a aplicao de um degrau de referncia para 440 V em t = 30 ms. A Fig. 3-29 mostra a comparao desta resposta ao degrau com a resposta do modelo caracterizado pelas expresses (3.43) e (3.44).
460V

440V

420V

400V

380V 0s V(Vo) Time 10ms 20ms 30ms 40ms 50ms 60ms 70ms

Fig. 3-28 - Tenso de sada.

78

450V

450

440V

440

430

420V
Vo

420

410

400V

400

390V 25ms V(Vo)

30ms

35ms Time

40ms

45ms

50m

390 0

0.002

0.004

0.006

0.008

0.01 t (s)

0.012

0.014

0.016

0.018

0.02

a) Simulao do retificador. b) Modelo matemtico. Fig. 3-29 - Resposta ao degrau de referncia em VO.

A Fig. 3-30 mostra as correntes de entrada do retificador trifsico PWM unidirecional Y_1 e a Fig. 3-31 mostra a tenso e a corrente em uma das fases, verificandose a caracterstica de um sistema com elevado fator de potncia.
200A

100A

0A

-100A

-200A 0s I(L10) 10ms I(L11) 20ms I(L12) 30ms Time 40ms 50ms 60ms 70ms

Fig. 3-30 - Correntes nas fases A, B e C.

79

200

vA ( t ) iA ( t )

100

-100

-200 0s I(L10) 10ms 20ms V(V51:+,V51:-) 30ms Time 40ms 50ms 60ms 70ms

Fig. 3-31 - Tenso e corrente em uma das fases.

Na Fig. 3-32 so verificadas as amostras da corrente de eixo direto e a corrente de eixo em quadratura; a componente de eixo em quadratura tem valor regulado em zero, indicando potncia reativa nula.
150V

Id ( t )

100V

50V

Iq ( t )
0V

-50V 0s V(Id)*50 10ms V(Iq)*50 20ms 30ms Time 40ms 50ms 60ms 70ms

Fig. 3-32 - Corrente de eixo direto e corrente de eixo em quadratura.

Na Fig. 3-33 so mostradas a razo cclica de eixo direto e a razo cclica de eixo em quadratura, sinais gerados pelos controladores de corrente. As razes cclicas dos eixos e so mostradas na Fig. 3-34 e na Fig. 3-35 mostrado o plano de fase destas variveis.

80

1.0V

Dd ( t )
0.5V

Dq ( t )

0V 0s V(Dd)/5 10ms V(Dq)/5 20ms 30ms Time 40ms 50ms 60ms 70ms

Fig. 3-33 - Razo cclica de eixo direto e razo cclica de eixo em quadratura.
800mV

D beta ( t ) D alfa ( t )
400mV

0V

-400mV

-800mV 0s 10ms V(Dalfa)/5 20ms V(Dbeta)/5 30ms Time 40ms 50ms 60ms 70ms

Fig. 3-34 - Razo cclica do eixo e razo cclica do eixo .

Observa-se que no plano estas variveis percorrem uma trajetria circular.

81

1.0V

0V

-1.0V -1.0V 0V V(Dbeta)/5 V(Dalfa)/5

1.0V

Fig. 3-35 - Plano de fase para a razo cclica do eixo e razo cclica do eixo .

As razes cclicas das fases A, B e C so mostradas na Fig. 3-36, verificando-se o mesmo formato do sinal terico mostrado na Fig. 3-11.
1.0V

0.5V

0V V(DA)/5 1.0V

0.5V SEL>> 0V V(DB)/5 1.0V

0.5V

0V 0s V(DC)/5 Time 10ms 20ms 30ms 40ms 50ms 60ms 70ms

Fig. 3-36 - Razes cclicas para as fases A, B, e C.

A Fig. 3-37 mostra os sinais de comando dos interruptores superiores de cada brao conectados s fases A, B e C para os setores definidos anteriormente. O formato e a evoluo dos sinais de comando so semelhantes aos sinais apresentados na Tabela 3.8.

82

20V

20V

10V SEL>> 0V V(cmd1a) 20V

10V SEL>> 0V V(cmd1a) 20V

10V

10V

0V V(cmd2a) 40V

0V V(cmd2a) 40V

20V

20V

0V 13.2ms 13.3ms V(cmd3a)

13.4ms Time

13.5ms

13.6ms

13.7

0V 14.5ms 14.6ms V(cmd3a)

14.7ms Time

14.8ms

14.9ms

15.0

Sub-Setor 2C.
40V 40V

Sub-Setor 1C.

20V SEL>> 0V V(cmd1a) 20V

20V SEL>> 0V V(cmd1a) 20V

10V

10V

0V V(cmd2a) 20V

0V V(cmd2a) 20V

10V

10V

0V 15.8ms 15.9ms V(cmd3a)

16.0ms Time

16.1ms

16.2ms

16.3

0V 17.4ms 17.5ms V(cmd3a)

17.6ms Time

17.7ms

17.8ms

17.9

Sub-Setor 1A.
20V 20V

Sub-Setor 6A.

10V SEL>> 0V V(cmd1a) 40V

10V SEL>> 0V V(cmd1a) 40V

20V

20V

0V V(cmd2a) 20V

0V V(cmd2a) 20V

10V

10V

0V 18.6ms 18.7ms V(cmd3a)

18.8ms Time

18.9ms

19.0ms

19.1

0V 20.3ms 20.4ms V(cmd3a)

20.5ms Time

20.6ms

20.7ms

20.8

Sub-Setor 6B.

Sub-Setor 5B.

Fig. 3-37 - Sinais de comando dos interruptores em cada um dos sub-setores.

83

A Tabela 3.12 apresenta uma comparao entre resultados tericos e de simulao para as grandezas relacionadas com o projeto do estgio de potncia.
Tabela 3.12 Comparao entre resultados tericos e de simulao.

Valores Tericos Tenso de sada VO Potncia de sada PO Rendimento do conversor Ondulao na tenso de sada (porcentagem da tenso de sada nominal) VO% Corrente eficaz no capacitor ICOEF Corrente de pico no capacitor ICOP Ondulao na corrente de fase (porcentagem da corrente de pico) I% Corrente mdia no interruptor ISMED Corrente eficaz no interruptor ISEF Corrente de pico no interruptor ISP Tenso de pico no interruptor VSP Corrente de pico no indutor I LP Corrente eficaz no indutor I LEF Corrente mdia no indutor I LMED Tenso de pico no indutor VLP Corrente de pico I DI12P Diodos DI12 Corrente mdia I DI12MED Corrente eficaz I DI12EF Tenso de pico VDI12P Corrente de pico I DI34P Diodos DI34 Corrente mdia I DI34MED Corrente eficaz I DI34EF Tenso de pico VDI34P Corrente de pico I DI56P Diodos DI56 Corrente mdia I DI56MED Corrente eficaz I DI56EF Tenso de pico VDI56P 400 V 20 kW 95% 0,5% 31,9 A 50 A 10% 14,65 A 25,41 A 82 A 400 V 82 A 55,25 A 0 223,3 V 82 A 17,54 A 34,56 A 400 V 82 A 24,87 A 39 A 400 V 82 A 7,32 A 17,89 A 400 V

Valores Obtidos por Simulao 400 V 20 kW 93,5% 0,5% 33,39 A 50 A 9,1% 16,82 A 30,82 A 82 A 400 V 82 A 56 A 0 237 V 85 A 17,28 A 33 A 400 V 85 A 25,27 A 39,81 A 400 V 82 A 8,46 A 21,87 A 400 V

84

Os valores apresentados na Tabela 3.12 confirmam a validade da metodologia de projeto para o estgio de potncia. A Fig. 3-38 apresenta uma comparao entre a corrente no interruptor SA para um retificador com a aplicao da primeira seqncia de vetores proposta e da seqncia de vetores apresentada na Tabela 3.9. Observa-se que a corrente no interruptor no se anula no intervalo em que a corrente da respectiva fase possui maior amplitude, quando utilizada a segunda seqncia de vetores proposta.
60A 60A

40A

40A

20A

20A

0A

0A

4ms I(D61)

8ms

12ms Time

16ms

20ms

4ms I(D61)

8ms

12ms Time

16ms

20ms

a) Primeira seqncia de vetores. b) Seqncia de vetores da Tabela 3.9. Fig. 3-38 Corrente no interruptor SA.

3.7. Concluso
Foi aplicada a tcnica de modulao vetorial ao retificador trifsico PWM unidirecional Y_1. Para isto, foi realizada uma anlise da estrutura para verificar os possveis vetores e os sinais de comando necessrios para a implementao dos mesmos. Foi proposta uma seqncia de vetores que minimiza o nmero de comutaes dos interruptores e calculados os intervalos de aplicao destes vetores. Os resultados da aplicao das tcnicas de controle e modulao vetorial foram verificados por simulao, em que se observou a validade do emprego destas tcnicas e da utilizao da modelagem desenvolvida no Captulo 2, para ambos os retificadores. Como principal diferena entre a aplicao da modulao vetorial para o retificador unidirecional e para o retificador bidirecional, destaca-se o fato que para a anlise dos vetores disponveis necessrio considerar o sentido das correntes de entrada e assim definir os sinais de comando dos interruptores. Com a metodologia proposta, no necessrio a identificao dos setores dos vetores, apenas impe-se os setores de corrente, a partir das tenses de entrada para obter-se tenses e correntes em fase.

85

Captulo 4 - Modulao Vetorial Aplicada ao Retificador Trifsico PWM Unidirecional de Dois Nveis _1
4.1. Introduo
Neste captulo a modulao vetorial aplicada ao retificador trifsico PWM unidirecional de dois nveis _1 [31-32][56]. Alm da modulao, ser realizada a anlise deste retificador apresentando suas etapas de operao, estratgia de controle e dimensionamento do estgio de potncia. Esta anlise necessria, pois nas referncias que tratam deste conversor, [31] e [32], no so apresentados detalhes sobre o funcionamento, controle e modulao do mesmo. Os conceitos sobre modelagem e controle de retificadores estudados nos captulos anteriores sero adaptados a esta estrutura. Os resultados da aplicao das estratgias de modulao e controle sero verificados atravs de simulaes computacionais. A Fig. 4-1 mostra a topologia do retificador trifsico PWM unidirecional de dois nveis _1 com elevado fator de potncia.
P
DA1
DB1

DC1

iO ( t )
DC5

DA3

D A5

SA

B
D A6

DB3

DB5

SB
DB4 DB6

DC3

+
CO
RO

SC
DC4 DC6

V O

DA4
D A2

DB2

DC2

LA
iA (t )
vA ( t )

LB

LC
iC ( t )
vC ( t )

iB (t )
vB ( t )

Fig. 4-1 Retificador trifsico PWM unidirecional de dois nveis _1.

86

Neste caso, so definidos os mesmos seis setores simtricos A+, B-, C+, A-, B+ e C- em um perodo de rede, com um intervalo de durao de 60, os quais esto caracterizados na Fig. 3.2. Tambm utilizada a simetria entre setores que permite estender a anlise realizada em um setor especfico para outros setores, considerando-se os sentidos das correntes em cada uma das fases.

4.2. Etapas de Operao

Este conversor apresenta trs interruptores comandados com dois estados possveis (aberto ou fechado), sendo que para um determinado setor so possveis oito etapas de operao. Quando os trs interruptores esto bloqueados, o potencial dos pontos A, B e C depende do sentido das correntes nas respectivas fases. Para que haja circulao direta de corrente de uma fase para outra, sem circular corrente pela carga, apenas um dos trs interruptores precisa ser comandado a conduzir, enquanto que no retificador Y_1 era necessrio que dois interruptores estivessem conduzindo. As etapas de operao para o Setor A+ so mostradas na figura Fig. 4-2, em que se observa a existncia de quatro estados equivalentes (Etapas 1, 2, 3 e 6). Tambm observada a equivalncia entre as etapas 7 e 8. Pela simetria que este conversor apresenta, definida a equivalncia entre os componentes do sistema para a anlise do conversor: L LA, LB e LC; S SA, SB e SC; DI12 DI3456 DA1, DA2, DB1, DB2, DC1 e DC2; DA3, DA4, DB3, DB4, DC3, DC4, DA5, DA6, DB5, DB6, DC5 e DC6.

Ser utilizado um representante de cada grupo para o dimensionamento do estgio de potncia que ser detalhado no Anexo D e a anlise das formas de onda da estrutura.

87

P
DA1 DB1 DC1

P
DA1 DB1 DC1

iO ( t )
DC5

iO ( t )
DC5

DA3

D A5

SA

B
D A6

DB3

DB5

SB
DB4 DB6

DC3

SC
DC4 DC6

DA4
DA2

CO

RO

+ A V O

DA3

D A5

SA

B
D A6

DB3

DB5

SB
DB4 DB6

DC3

+
CO
RO

SC
DC4 DC6

V O

DA4
DA2

DB2

DC2

DB2

DC2

LA
iA (t )
vA (t )

LB

LC
iC ( t )
vC ( t )

LA
iA (t )
vA (t )

LB

LC
iC ( t )
vC ( t )

iB ( t )
vB ( t )

iB ( t )
vB ( t )

Etapa 1: SA Fechado, SB Fechado, SC Fechado.

P
DA1 DB1 DC1

Etapa 2: SA Fechado, SB Fechado, SC Aberto.

P
DA1 DB1 DC1

iO ( t )
DC5

iO ( t )
DC5

DA3

D A5

SA

B
D A6

DB3

DB5

SB
DB4 DB6

DC3

SC
DC4 DC6

DA4
DA2

CO

RO

+ A V O

DA3

D A5

SA

B
D A6

DB3

DB5

SB
DB4 DB6

DC3

+
CO
RO

SC
DC4 DC6

V O

DA4
DA2

DB2

DC2

DB2

DC2

LA
iA (t )
vA (t )

LB

LC
iC ( t )
vC ( t )

LA
iA (t )
vA (t )

LB

LC
iC ( t )
vC ( t )

iB ( t )
vB ( t )

iB ( t )
vB ( t )

Etapa 3: SA Fechado, SB Aberto, SC Fechado.

P
DA1 DB1 DC1

Etapa 4: SA Fechado, SB Aberto, SC Aberto.

P
DA1 DB1 DC1

iO ( t )
DC5

iO ( t )
DC5

DA3

D A5

SA

B
D A6

DB3

DB5

SB
DB4 DB6

DC3

SC
DC4 DC6

DA4
DA2

CO

RO

+ A V O

DA3

D A5

SA

B
D A6

DB3

DB5

SB
DB4 DB6

DC3

+
CO
RO

SC
DC4 DC6

V O

DA4
DA2

DB2

DC2

DB2

DC2

LA
iA (t )
vA (t )

LB

LC
iC ( t )
vC ( t )

LA
iA (t )
vA (t )

LB

LC
iC ( t )
vC ( t )

iB ( t )
vB ( t )

iB ( t )
vB ( t )

Etapa 5: SA Aberto, SB Aberto, SC Fechado.

P
DA1 DB1 DC1

Etapa 6: SA Aberto, SB Fechado, SC Fechado.

P
DA1 DB1 DC1

iO ( t )
DC5

iO ( t )
DC5

DA3

D A5

SA

B
D A6

DB3

DB5

SB
DB4 DB6

DC3

SC
DC4 DC6

DA4
DA2

CO

RO

+ A V O

DA3

D A5

SA

B
D A6

DB3

DB5

SB
DB4 DB6

DC3

+
CO
RO

SC
DC4 DC6

V O

DA4
DA2

DB2

DC2

DB2

DC2

LA
iA (t )
vA (t )

LB

LC
iC ( t )
vC ( t )

LA
iA (t )
vA (t )

LB

LC
iC ( t )
vC ( t )

iB ( t )
vB ( t )

iB ( t )
vB ( t )

Etapa 7: SA Aberto, SB Fechado, SC Aberto.

Etapa 8: SA Aberto, SB Aberto, SC Aberto.

Fig. 4-2 Etapas de operao.

88

4.3. Modulao Vetorial

4.3.1. Vetores Disponveis Da anlise da estrutura da Fig. 4-1 verifica-se a possibilidade de utilizao de sete vetores possveis para representar os estados topolgicos do conversor, como mostrado na Tabela 4.1. Para este retificador, a definio dos vetores feita de forma diferenciada dos retificadores estudados anteriormente, pois para obteno do vetor nulo necessrio que dois dos trs interruptores estejam conduzindo para que as tenses de linha sejam iguais a zero.
Tabela 4.1 - Vetores possveis.

Vetor
V0 (0 0 0)

Ponto A

Ponto B A=B=C

Ponto C

VAB 0

VBC 0 0 +VO +VO 0 -VO -VO

VCA 0 -VO -VO 0 +VO +VO 0

V1 (1 0 0) V2 (1 1 0) V3 (0 1 0) V4 (0 1 1) V5 (0 0 1) V6 (1 0 1)

P P N N N P

N P P P N N

N N N P P P

+VO 0 -VO -VO 0 +VO

Na implementao dos vetores disponveis deve-se considerar os sentidos das correntes que circulam pelas fases A, B e C. Supondo que as correntes estejam em fase com as respectivas tenses, utiliza-se o mesmo diagrama usado na anlise do retificador unidirecional Y_1 conforme a Fig. 4-3.

89

Fig. 4-3 - Representao espacial dos vetores disponveis e definio dos sub-setores.

Analisando o sub-setor SS1A, observa-se que nesta regio a corrente de maior intensidade a da fase A, que positiva, assim as correntes das fases B e C so negativas e os vetores a serem sintetizados so os vetores V0 , V1 e V2 (vetores vizinhos ao setor 1). Para estes sentidos de corrente o vetor V1 pode ser realizado nas etapas 7 e 8 mostradas na Fig. 4-2. O vetor V2 realizado na etapa 4 mostrada na Fig. 4-2. O vetor nulo obtido com a conduo de dois dos trs interruptores (etapas 1, 2, 3 e 6 da Fig. 4-2). Neste caso, no existe a situao em que os pontos A, B e C esto conectados ao ponto P ou ao ponto N, ento a definio dos vetores nulos tambm feita de forma diferenciada em relao ao retificador bidirecional, sendo utilizado apenas um vetor nulo, para o caso em que os pontos A, B e C esto conectados. Na determinao dos sinais de comando adotou-se uma lgica que considera fechado o interruptor conectado ao brao ligado corrente de maior intensidade para a implementao do vetor nulo, sendo que um dos outros dois interruptores fica aberto durante todo o intervalo de durao do setor. Assim, os sinais de comando utilizados para implementao destes vetores so mostrados na Tabela 4.2

90

Tabela 4.2 Sinais de comando para o sub-setor SS1A. Vetor SA Aberto Fechado Fechado SB Aberto Aberto Aberto SC Aberto Aberto Fechado

V1 (1 0 0) V2 (1 1 0) V0 (0 0 0) *

* Poderia ser utilizada outra combinao de sinais de comando em que dois interruptores estivessem fechados.

Para o sub-setor SS1C, a corrente de maior mdulo a da fase C, que negativa, sendo as correntes da fase B e da fase C positivas. Os vetores a serem sintetizados so os mesmos do caso anterior, ou seja, os vetores V0 , V1 e V2 . Para estes sinais de corrente o vetor V1 realizado na etapa mostrada na Fig. 4-4.
P
DA1 DB1

DC1

iO ( t )
DC5

DA3

D A5

DB3

DB5

DC3

SA

SB
D A6

SC
DB6 DC4 DC6

DA4
D A2

DB4

CO

RO

+ V O

DB2

DC2

LA
iA (t )
vA ( t )

LB

LC
iC ( t )
vC ( t )

iB (t )
vB (t )

Fig. 4-4 - Realizao do vetor V1 para o sub-setor SS1C.

De forma semelhante, o vetor V2 realizado na etapa mostrada na Fig. 4-5.

P
DA1 DB1 DC1

iO ( t )
DC5

DA3

D A5

DB3

DB5

DC3

SA

SB
D A6

SC
DB6 DC4 DC6

DA4
D A2

DB4

CO

RO

+ V O

DB2

DC2

LA
iA (t )
vA ( t )

LB

LC
iC ( t )
vC ( t )

iB (t )
vB (t )

Fig. 4-5 - Realizao do vetor V2 para o sub-setor SS1C.

91

O vetor nulo tambm obtido com a conduo de dois dos trs interruptores. Assim, os sinais de comando utilizados para implementao destes vetores so mostrados na Tabela 4.3.
Tabela 4.3 Sinais de comando para o sub-setor SS1C. Vetor SA Aberto Aberto Aberto SB Fechado Aberto Fechado SC Aberto Aberto Fechado

V1 (1 0 0) V2 (1 1 0) V0 (0 0 0) *

* Poderia ser utilizada outra combinao de sinais de comando em que dois interruptores estivessem fechados.

Estendendo este resultado para os outros sub-setores tm-se os resultados apresentados na Tabela 4.4.
Tabela 4.4 Sinais de comando para outros sub-setores. Sub-Setor Vetor SA Aberto Aberto Aberto Aberto Fechado Fechado Aberto Aberto Fechado Aberto Aberto Fechado Fechado Aberto Fechado SB Aberto Aberto Fechado Aberto Aberto Fechado Fechado Aberto Fechado Aberto Aberto Aberto Aberto Aberto Aberto SC Fechado Aberto Fechado Aberto Aberto Aberto Aberto Aberto Aberto Aberto Fechado Fechado Aberto Aberto Fechado

V3 (0 1 0)
SS2C

V2 (1 1 0) V0 (0 0 0) * V3 (0 1 0 )

SS2B

V2 (1 1 0) V0 (0 0 0) * V4 (0 1 1 )

SS3B

V3 (0 1 0 ) V0 (0 0 0) * V4 (0 1 1 )

SS3A

V3 (0 1 0 ) V0 (0 0 0) * V5 (0 0 1 )

SS4A

V4 (0 1 1 ) V0 (0 0 0) *

92

Tabela 4.4 - Sinais de comando para outros sub-setores (Continuao). Sub-Setor Vetor SA Aberto Aberto Aberto Aberto Aberto Aberto Aberto Fechado Fechado Aberto Aberto Fechado Aberto Aberto Fechado SB Aberto Fechado Fechado Aberto Aberto Fechado Aberto Aberto Fechado Fechado Aberto Fechado Aberto Aberto Aberto SC Aberto Aberto Fechado Fechado Aberto Fechado Aberto Aberto Aberto Aberto Aberto Aberto Aberto Fechado Fechado

V5 (0 0 1 )
SS4C

V4 (0 1 1 ) V0 (0 0 0) * V6 (1 0 1 )

SS5C

V5 (0 0 1 ) V0 (0 0 0) * V6 (1 0 1 )

SS5B

V5 (0 0 1 ) V0 (0 0 0) * V1 (1 0 0 )

SS6B

V6 (1 0 1 ) V0 (0 0 0) * V1 (1 0 0 )

SS6A

V6 (1 0 1 ) V0 (0 0 0) *

* Poderiam ser utilizadas outras combinaes de sinais de comando em que dois interruptores estivessem fechados.

4.3.2. Seqncia de Vetores e Sinais de Comando para os Sub-Setores A partir dos resultados da Tabela 4.4 foram determinadas as seqncias dos vetores a serem utilizados e as respectivas razes cclicas de cada uma das fases para cada um dos sub-setores. As seqncias de vetores foram escolhidas de forma que, nos trs interruptores, o nvel do sinal de comando no incio do perodo de comutao fosse o mesmo do final deste perodo, objetivando minimizar o nmero de comutaes nos interruptores. Para o Sub-Setor SS1A a seqncia de vetores proposta V1 V2 V0 V2 V1 , resultando nos sinais de comando mostrados na Fig. 4-6.

93

T1 2

T2 2

T0

T2 2

T1 2

cmd A

t cmd B

t cmd C

( 1 0 0)

V1

(1 1 0 )

V2

( 0 0 0)
TS

V0

(1 1 0 )

V2

(1 0 0 )

V1

Fig. 4-6 - Sinais de comando para o sub-setor SS1A.

Com isso, os intervalos para os comandos dos interruptores so dados pela expresso (4.1).
TA = T0 + T2 TB = 0 T =T 0 C

(4.1)

Utilizando as projees dos vetores (captulo 2) para o respectivo setor, determinase o valor das razes cclicas das trs fases em funo das razes D e D (4.2).
D A = 1 D B = 0 DC = 1 3 1 D + D 2 2

(4.2)
3 1 D D 2 2

Considerando o Sub-Setor SS1C, a seqncia de vetores proposta para este subsetor V2 V1 V0 V1 V2 , resultando nos sinais de comando mostrados na Fig. 4-7.

94

T2 2 cmd A

T1 2

T0

T1 2

T2 2

t
cmd B

t
cmd C

( 1 1 0)

V2

(1 0 0 )

V1

( 0 0 0)
TS

V0

(1 0 0 )

V1

(1 1 0 )

V2

Fig. 4-7 - Sinais de comando para o sub-setor SS1C.

Assim, os intervalos para os comandos dos interruptores para este sub-setor so dados pela expresso (4.3).
TA = 0 TB = T0 + T1 T =T 0 C

(4.3)

As razes cclicas das trs fases em funo das razes D e D so dadas por (4.4).

DA = 0 DB = 1 2 D 3 1 DC = 1 2 D 2 D

(4.4)

Para os outros sub-setores tm-se as seqncias de vetores mostradas na Tabela 4.5.

Tabela 4.5 Seqncia de vetores para outros Sub-Setores.

Sub-Setor SS2C Sub-Setor SS2B Sub-Setor SS3B Sub-Setor SS3A Sub-Setor SS4A Sub-Setor SS4C

V2 V3 V0 V3 V2 V3 V2 V0 V2 V3 V3 V4 V0 V4 V3 V4 V3 V0 V3 V4 V4 V5 V0 V5 V4 V5 V4 V0 V4 V5

95

Tabela 4.5 - Seqncia de vetores para outros sub-setores (Continuao).

Sub-Setor SS5C Sub-Setor SS5B Sub-Setor SS6B Sub-Setor SS6A

V5 V6 V0 V6 V5 V6 V5 V0 V5 V6 V6 V1 V0 V1 V6 V1 V6 V0 V6 V1

Para os outros sub-setores tm-se as expresses para as razes cclicas das trs fases em funo das razes D e D mostradas na Tabela 4.6.
Tabela 4.6 Razes cclicas das trs fases em funo das razes D e D para os sub-setores.

Sub-Setor SS6A e Sub-Setor SS1A

DA = 1

3 1 D + D 2 2 DB = 0 3 1 D D 2 2 DA = 0
3 1 D D 2 2

DC = 1

Sub-Setor SS1C e Sub-Setor SS2C

DB = 1 2 D DC = 1

Sub-Setor SS2B e Sub-Setor SS3B

DA = 1 +

3 1 D D 2 2

DB = 1 2 D DC = 0 DA = 1 + 3 1 D D 2 2 DB = 0 3 1 D + D 2 2 DA = 0
3 1 D + D 2 2

Sub-Setor SS3A e Sub-Setor SS4A

DC = 1 +

Sub-Setor SS4C e Sub-Setor SS5C

DB = 1 + 2 D DC = 1 +

Sub-Setor SS5B e Sub-Setor SS6B

DA = 1

3 1 D + D 2 2

DB = 1 + 2 D DC = 0

96

Neste caso, tambm se observa que as expresses que caracterizam as razes cclicas dentro de um determinado setor de corrente so as mesmas para ambos os setores dos vetores, assim, no h a necessidade de se identificar os setores dos vetores. A Fig. 4-8 mostra a razo cclica para a fase A em um perodo de rede, sendo que para as outras fases, as razes cclicas tm o mesmo formato e esto defasadas de 120. Neste caso, considerou-se Dd = 0,359 e Dq = 0,076.
1

0.9

0.8

0.7

0.6

0.5 Da 0.4

0.3

0.2

0.1

3 wt(rad)

Fig. 4-8 - Razo cclica para a fase A.

A Tabela 4.7 mostra a evoluo dos sinais de comando em um perodo de chaveamento para cada um dos sub-setores em um semi-perodo da rede, quando se utiliza a modulao vetorial com o equacionamento desenvolvido nesta seo. So mostrados os sinais de comando para a seqncia de sub-setores 2C, 1C, 1A, 6A, 6B e 5B, sendo que os mesmos se repetem para a seqncia 5C, 4C, 4A, 3A, 3B e 2B. Observa-se que um dos interruptores est sempre bloqueado e que cada um dos outros dois interruptores comandado a conduzir e bloquear apenas uma vez em cada perodo de comutao. Desta forma, o nmero de comutaes dos interruptores para a implementao destes vetores mnimo. Neste caso, a distribuio dos sinais de comando e dos vetores tambm simtrica em relao metade do perodo de comutao e no incio e fim da cada perodo de comutao, os interruptores esto bloqueados.

97

Tabela 4.7 - Evoluo dos sinais de comando em cada um dos sub-setores em meio perodo da rede.

Sub-Setor 2C

Sub-Setor 1C

Sub-Setor 1A

Sub-Setor 6A

Sub-Setor 6B

Sub-Setor 5B

V 3 (0 1 0)
T
V Sint

(1 1 0)

V2

V3

(0 1 0)

(1 1 0)

V2

V3

(0 1 0)

(1 1 0)

V2

V3

(0 1 0)

(1 1 0)

V2

V 3 (0 1 0)

(1 1 0)

V2

V3

(0 1 0)

(1 1 0)

V2

T2

T2

V Sint

(0 1 1)
V4

T3 T

(1 0 0) (0 1 1)

(1 0 0) (0 1 1)
T1 T

T T2

V Sint
T1 T

(1 0 0) (0 1 1)

T1 T
T T 6
V Sint

(1 0 0) (0 1 1)

T1

(1 0 0) (0 1 1)

T
T5 T6

(1 0 0)

V1

V4

V1

V4

V1

V4

V1

V4
T
T6
V Sint

V1

V4

V1
T

V Sint

V 5 (0 0 1)

(1 0 1) V 6

V 5 (0 0 1)

(1 0 1) V 6

V 5 (0 0 1)

(1 0 1) V 6

V 5 (0 0 1)

(1 0 1) V 6

V 5 (0 0 1)

(1 0 1) V 6

V 5 (0 0 1)

(1 0 1) V 6

T2 2

T3 2

T0

T3 2

T2 2 cmd A

T2 2

T1 2

T0

T1 2

T2 2 cmd A

T1 2

T2 2

T0

T2 2

T1 2 cmd A

T1 2

T6 2

T0

T6 2

T1 2 cmd A

T6 2

T1 2

T0

T1 2

T6 2 cmd A

T6 2

T5 2

T0

T5 2

T6 2

cmd A

t cmd B
cmd B

t
cmd B

t
cmd B

t
cmd B

t
cmd B

t cmd C
cmd C

t
cmd C

t
cmd C

t
cmd C

t
cmd C

( 1 1 0)

V2

( 0 1 0)

V3

(0 0 0)
TS

V0

(0 1 0)

V3

(1 1 0 )

V2

( 1 1 0)

V2

(1 0 0 )

V1

(0 0 0)
TS

V0

(1 0 0 )

V1

(1 1 0 )

V2

( 1 0 0)

V1

(1 1 0 )

V2

(0 0 0)
TS

V0

(1 1 0 )

V2

(1 0 0 )

V1

( 1 0 0)

V1

(1 0 1)

V6

(0 0 0)
TS

V0

(1 0 1)

V6

(1 0 0 )

V1

( 1 0 1)

V6

(1 0 0 )

V1

(0 0 0)
TS

V0

(1 0 0 )

V1

(1 0 1)

V6

( 1 0 1)

V6

( 0 0 1)

V5

(0 0 0)
TS

V0

( 0 0 1)

V5

(1 0 1)

V6

98

4.4. Dimensionamento do Estgio de Potncia

O dimensionamento do estgio de potncia ser desenvolvido considerando a estratgia de modulao da seo 4.3 e as expresses desenvolvidas no Anexo D. Apresentam-se nas sees que seguem, os clculos para o dimensionamento dos indutores de entrada, do capacitor de sada e dos esforos de tenso e corrente nos semicondutores, considerando-se as especificaes de projeto apresentadas na Tabela 3.9.
4.4.1. Dimensionamento dos Indutores de Entrada

Valor da indutncia:
L= 3 VP2 ( 2 VO 3 VP ) = 790 H fS I% 4 PO VO (4.5)

Corrente eficaz no indutor: I LEF = 2 PO = 55, 25 A 3 VP (4.6)

Corrente de pico no indutor:

I LP = 2 PO I% 1 + = 82 A 3 VP 2

(4.7)

Corrente mdia no indutor: I LMED = 0 (4.8)

Tenso de pico no indutor:

VLP =

VP VO + = 223,3 V 2 3

(4.9)

4.4.2. Dimensionamento do Capacitor de Sada

Valor da capacitncia: CO = PO ( 2 VO 3 VP ) = 816 F 3 2 fS VO VO % (4.10)

Corrente eficaz no capacitor:

99

ICOEF =

PO 0, 613 VO 2 VP + 1 = 31,9 A VO 2 VP

(4.11)

Corrente de pico no capacitor:

ICOP = PO = 50 A VO (4.12)

Corrente mdia no capacitor: ICOMED = 0 (4.13)

Tenso no capacitor:

VCOEF VCOMED = 400 V

4.4.3. Dimensionamento dos Interruptores

(4.14)

Corrente eficaz no interruptor:

ISEF = PO 0, 087 VO 0,141 VP = 17,95 A VO VP

(4.15)

Corrente de pico no interruptor: ISP = 3 I P = 67,5 A 2 (4.16)

Corrente mdia no interruptor:

ISMED = PO VP 0, 212 VO 0,333 VP = 7, 27 A VO

(4.17)

Tenso de pico no interruptor: VSP VO = 400V VSP VO = 400 V (4.18)

4.4.4. Dimensionamento dos Diodos DI3456

Corrente eficaz nos diodos DI3456: I DI3456EF = PO 0, 043 Vo 0, 027 Vp = 20, 45 A VP Vo (4.19)

Corrente de pico nos diodos DI3456: I DI3456P = 3 I P = 67,5 A 2 (4.20)

100

Corrente mdia nos diodos DI3456:

I DI3456MED = PO 0,106 VO + 0, 004 VP = 12,18 A VO VP

(4.21)

Tenso de pico nos diodos DI3456: VDI3456P VO = 400 V (4.22)

4.4.5. Dimensionamento dos Diodos DI12

Corrente eficaz nos diodos DI12:

I DI12EF = PO 0, 085 VP = 22,87 A VO VP

(4.23)

Corrente de pico nos diodos DI12:

I DI12P = IP = 41 A 2 (4.24)

Corrente mdia nos diodos DI12: I DI12MED = PO = 17,54 A 3 VO (4.25)

Tenso de pico nos diodos DI12: VDI12P VO = 400 V (4.26)

4.5. Modelagem e Controle

4.5.1. Modelagem do Retificador

Para a obteno dos modelos do retificador, o retificador unidirecional _1 ser representado atravs da estrutura da Fig. 4-9, que a mesma utilizada nos casos anteriores. Os sinais de comando apropriados para os interruptores possibilitam a obteno dos estados topolgicos relacionados com as diferenas de potencial verificadas na Tabela 4.1.

101

P A
SA XA YA

v RA ( t )

iO ( t )

SB

XB YB

v RB ( t )

+ VO 2

SC

XC YC

v RC ( t )

VO 2

N
R SE R SE R SE

LA
iA ( t )
vA ( t )

LB

LC
iC ( t )
vC ( t )

iB (t )
vB ( t )

Fig. 4-9 - Circuito simplificado do conversor CA-CC trifsico.

Para o retificador trifsico unidirecional _1, os estados topolgicos do conversor tambm dependem dos sentidos das correntes de entrada. As relaes entre os comandos para obteno dos estados topolgicos equivalentes da estrutura da Fig. 4-1 e da estrutura da Fig. 4-9 so mostrados na Tabela 4.8 para os sub-setores SS1A e SS1C.
Tabela 4.8 - Relaes entre os comandos da estrutura da Fig. 4-9 e da estrutura da Fig. 4-1. Estrutura da Fig. 4-9 Estrutura da Fig. 4-1 SA Aberto Fechado SB Aberto ou Fechado Aberto SC Aberto Aberto

Sub-Setor SS1A

D A ( t ) = 1 , D B ( t ) = 0 e DC ( t ) = 0 D A ( t ) = 1 , D B ( t ) = 1 e DC ( t ) = 0 D A ( t ) = DB ( t ) = DC ( t ) D A ( t ) = 1 , D B ( t ) = 0 e DC ( t ) = 0 D A ( t ) = 1 , D B ( t ) = 1 e DC ( t ) = 0 D A ( t ) = DB ( t ) = DC ( t )

Dois ou Trs Interruptores Fechado Aberto Aberto ou Fechado Dois ou Trs Interruptores Fechados Fechado Aberto Aberto Aberto

Sub-Setor SS1C

102

As relaes para outros sub-setores podem ser obtidas atravs dos resultados da Tabela 4.4. Utilizando a estratgia de modulao da seo 4.3, que permite a equivalncia entre as estruturas, consideram-se os mesmos modelos desenvolvidos no Captulo 2, aplicando as mesmas transformaes de variveis e desacoplamento. Para os retificadores unidirecionais devem ser consideradas restries para a aplicao destes modelos, como por exemplo, a operao com valores de Id negativo (modo inversor) e faixa de variao de Iq.
4.5.2. Estratgia de Controle e Projeto dos Controladores

A estrutura de controle vetorial a mesma apresentada no captulo 2, sendo o sistema de controle representado pelo diagrama da Fig. 4-10.
P
DA1
DB1 DC1

iO ( t )

DA3

D A5

SA

B
D A6

DB3

DB5

SB
DB4 DB6

DC3

DC5

+
CO
RO

SC
DC4 DC6

V O

DA4
D A2

DB2

DC2

LA
iA ( t )
vA ( t )

LB

LC
iC ( t )
vC ( t )

iB ( t )
vB (t )

cmd A cmd B cmd C

(0 1 1)

Modulao Vetorial

V3 (0 1 0)
(1 1 0)

V2

D
(1 0 0)

V4

(0 0 0) V0

V7 (1 1 1)

V1

i A ( t ) iB ( t ) iC ( t )
Iq ( t )
t

IqREF
V5 (0 0 1)

(1 0 1) V6

M , M dq
Id ( t )
IdREF

Controladores de Corrente

D ( t ) q D ( t ) d

Iq ( t ) Id ( t )
Desacoplamento

Dq ( t ) Dd ( t )
M 1 dq
t

Controlador de Tenso

VO ( t ) VOREF

Fig. 4-10 - Diagrama do controle utilizado.

O projeto dos controladores para este conversor ser feito utilizando-se os parmetros apresentados na Tabela 2.10. Como se consideram os mesmos parmetros e os mesmos modelos utilizados para o retificador Y_1, utiliza-se os mesmos controladores projetados no captulo 3.

103

4.6. Resultados de Simulao

A verificao da aplicao da modulao vetorial ao retificador trifsico PWM unidirecional conectado em foi realizada atravs de simulao digital. Os parmetros utilizados nesta simulao so apresentados na Tabela 2.9.
4.6.1. Simulaes em Malha Aberta

Foram realizadas simulaes em malha aberta com o objetivo de validar a modelagem apresentada na seo 2.3.1. De forma semelhante ao que foi realizado nos captulos 2 e 3, foi aplicado um degrau em Dd de 0,518 a 0,53 e Dq= 0 considerando o desacoplamento das variveis e observado o comportamento da corrente de eixo direto e da corrente de eixo em quadratura como mostrado na Fig. 4-11.
200V

100V

Id ( t )

Iq ( t )
0V

-100V 0s V(Id)*50 20ms V(Iq)*50 40ms 60ms Time 80ms 100ms 120ms 140ms

Fig. 4-11 - Corrente de eixo direto e corrente de eixo em quadratura com desacoplamento.

Os resultados da Fig. 4-11 mostram a eficincia do desacoplamento implementado e a mesma dinmica e ganho apresentados quando da aplicao do degrau para o retificador bidirecional e para o retificador unidirecional Y_1. No detalhe da Fig. 4-12 observa-se a mesma dinmica obtida com a aplicao de degrau ao modelo da expresso (2.44).

104

100.0V

87.5V

75.0V

62.5V

50.0V 30ms 40ms V(Id)*50

60ms

80ms Time

100ms

120ms 130ms

a) Simulao do retificador. b) Modelo matemtico. Fig. 4-12 - Corrente de eixo direto para aplicao de degrau em D q.

Para a anlise da malha de tenso foi aplicado um degrau em Id de 97 A para 106,7 A no instante t = 30 ms e observado o comportamento da tenso de sada como mostrado na Fig. 4-13 (a), observa-se na Fig. 4-13 (b) a mesma resposta dinmica obtida com a aplicao de degrau ao modelo da expresso (2.60), para o retificador bidirecional e para o retificador unidirecional Y_1.
425V
425

420V

420

415

410V
Vo

410

405

400V

400

395V 30ms V(Vo)

40ms

50ms Time

60ms

70ms

80m

395 0

0.005

0.01

0.015

0.02

0.025 t

0.03

0.035

0.04

0.045

0.05

a) Simulao do retificador. b) Modelo matemtico. Fig. 4-13 - Tenso de sada para aplicao de degrau em Id.

Desta forma justificam-se a utilizao dos mesmos modelos para os projetos dos controladores das malhas de corrente e tenso para o retificador bidirecional, o retificador unidirecional Y_1 e o retificador unidirecional _1.
4.6.2. Simulaes em Malha Fechada

A Fig. 4-14 mostra a resposta do sistema operando apenas com a malha de corrente e a aplicao de um degrau de referncia na corrente de eixo direto de 97 A para 106,7 A no instante t = 10 ms. Verifica-se a mesma dinmica apresentada quando se considera o sistema com os modelos matemticos da planta e do controlador.

105

120V

110V

100V

90V 9.6ms V(Id)*50 10.0ms 10.4ms Time 10.8ms 11.2ms 11.6ms

a) Simulao do retificador. b) Modelo matemtico. Fig. 4-14 - Resposta ao de degrau de referncia em Id.

Os principais sinais relacionados com o funcionamento do sistema de controle completo a e modulao vetorial para o retificador trifsico PWM unidirecional _1 so mostrados a seguir. O diagrama esquemtico do circuito utilizado para a simulao e o netlist esto no Anexo C. Na Fig. 4-15 observa-se tenso de sada regulada em um valor de 400 V com uma pequena ondulao de alta freqncia e a aplicao de um degrau de referncia para 440 V em t = 30 ms. A Fig. 4-16 mostra a comparao desta resposta ao degrau com a resposta do modelo caracterizado pelas expresses (3.42) e (3.43).
460V

440V

420V

400V

380V 0s V(Vo) Time 10ms 20ms 30ms 40ms 50ms 60ms 70ms

Fig. 4-15 - Tenso de sada.

106

450V

450

440V

440

430

420V
Vo

420

410

400V

400

390V 25ms V(Vo)

30ms

35ms Time

40ms

45ms

50ms

390 0

0.002

0.004

0.006

0.008

0.01 t (s)

0.012

0.014

0.016

0.018

0.02

a) Simulao do retificador. b) Modelo matemtico. Fig. 4-16 - Resposta ao degrau de referncia em VO.

A Fig. 4-17 mostra correntes de entrada do retificador trifsico PWM unidirecional _1 e a Fig. 4-18 mostra a tenso e a corrente em uma das fases, verificando-se a caracterstica de um sistema com elevado fator de potncia.
200A

100A

0A

-100A

-200A 0s I(L10) 10ms I(L11) 20ms I(L12) 30ms Time 40ms 50ms 60ms 70ms

Fig. 4-17 - Correntes nas fases A, B e C.

107

200

vA ( t )
100

iA ( t )

-100

-200 0s I(L10) 10ms 20ms V(V51:+,V51:-) 30ms Time 40ms 50ms 60ms 70ms

Fig. 4-18 - Tenso e corrente em uma das fases.

Na Fig. 4-19 so verificadas as amostras da corrente de eixo direto e a corrente de eixo em quadratura, em que a componente de eixo em quadratura tem valor regulado em zero, indicando potncia reativa nula.
150V

Id ( t )

100V

50V

Iq ( t )
0V

-50V 0s V(Id)*50 10ms V(Iq)*50 20ms 30ms Time 40ms 50ms 60ms 70ms

Fig. 4-19 - Corrente de eixo direto e corrente de eixo em quadratura.

Na Fig. 4-20 so mostradas a razo cclica de eixo direto e a razo cclica de eixo em quadratura, sinais gerados pelos controladores de corrente. As razes cclicas dos eixos e so mostradas na Fig. 4-21 e na Fig. 4-22 mostrado o plano de fase destas variveis.

108

1.0V

Dd ( t )
0.5V

Dq ( t )

0V 0s V(Dd)/5 10ms V(Dq)/5 20ms 30ms Time 40ms 50ms 60ms 70ms

Fig. 4-20 - Razo cclica de eixo direto e razo cclica de eixo em quadratura.
800mV

D beta ( t ) D alfa ( t )
400mV

0V

-400mV

-800mV 0s 10ms V(Dalfa)/5 20ms V(Dbeta)/5 30ms Time 40ms 50ms 60ms 70ms

Fig. 4-21 - Razo cclica do eixo e razo cclica do eixo .

Observa-se que no plano estas variveis percorrem uma trajetria circular.

109

1.0V

0V

-1.0V -1.0V 0V V(Dbeta)/5 V(Dalfa)/5

1.0V

Fig. 4-22 - Plano de fase para a razo cclica do eixo e razo cclica do eixo .

As razes cclicas das fases A, B e C so mostradas na Fig. 4-23, verificando o mesmo formado do sinal terico mostrado na Fig. 4-8.
1.0V

0.5V

0V V(DA)/5 1.0V

0.5V SEL>> 0V V(DB)/5 1.0V

0.5V

0V 0s V(DC)/5 Time 10ms 20ms 30ms 40ms 50ms 60ms 70ms

Fig. 4-23 - Razes cclicas para as fases A, B, e C.

A Fig. 4-24 mostra os sinais de comando dos interruptores superiores de cada brao conectados s fases A, B e C para os setores definidos anteriormente. O formato e a evoluo dos sinais de comando so semelhantes aos apresentados na Tabela 4.7.

110

1.0uV

1.0uV

0V SEL>> -1.0uV V(cmd1a) 20V

0V SEL>> -1.0uV V(cmd1a) 20V

10V

10V

0V V(cmd2a) 20V

0V V(cmd2a) 20V

10V

10V

0V 13.2ms 13.3ms V(cmd3a)

13.4ms Time

13.5ms

13.6ms

13.7

0V 14.5ms 14.6ms V(cmd3a)

14.7ms Time

14.8ms

14.9ms

15.0

Sub-Setor 2C.
20V 20V

Sub-Setor 1C.

10V SEL>> 0V V(cmd1a) 1.0uV

10V SEL>> 0V V(cmd1a) 1.0uV

0V

0V

-1.0uV V(cmd2a) 20V

-1.0uV V(cmd2a) 20V

10V

10V

0V 15.8ms 15.9ms V(cmd3a)

16.0ms Time

16.1ms

16.2ms

16.3

0V 17.4ms 17.5ms V(cmd3a)

17.6ms Time

17.7ms

17.8ms

17.9

Sub-Setor 1A.
20V 20V

Sub-Setor 6A.

10V SEL>> 0V V(cmd1a) 20V

10V SEL>> 0V V(cmd1a) 20V

10V

10V

0V V(cmd2a) 1.0uV

0V V(cmd2a) 1.0uV

0V

0V

-1.0uV 18.6ms 18.7ms V(cmd3a)

18.8ms Time

18.9ms

19.0ms

19.1

-1.0uV 20.3ms 20.4ms V(cmd3a)

20.5ms Time

20.6ms

20.7ms

20.8

Sub-Setor 6B.

Sub-Setor 5B.

Fig. 4-24 - Sinais de comando dos interruptores em cada um dos sub-setores.

111

A Fig. 4-25 mostra as correntes na fase A e no interruptor SA para o retificador unidirecional _1 e para o retificador unidirecional Y_1, onde se observa que o primeiro apresenta menor intervalo de conduo para os interruptores.
100A 100A

i SA ( t )
50A 50A

i SA ( t )

0A

0A

iA ( t )
-50A -50A

iA ( t )

-100A 12ms

15ms I(D61) I(L10)

20ms Time

25ms

30ms

-100A 12ms

15ms I(D61) I(L10)

20ms Time

25ms

30ms

a) Retificador unidirecional _1. b) Retificador unidirecional Y_1. Fig. 4-25 - Corrente na fase A e no interruptor SA para os retificadores unidirecionais.

4.6.3. Estgio de Potncia

Nesta seo sero apresentados sinais relativos ao funcionamento do estgio de potncia, para uma simulao com referncia de tenso de sada constante. A Fig. 4-26 mostra os detalhes do pico corrente indutor e do seu cruzamento por zero, a ondulao mxima apresentada de 9,3%.
84.0A 9.8A

5.0A

80.0A

0A

-5.0A 75.0A

73.1A 83.1ms I(L10)

83.2ms

83.3ms Time

83.4ms

83.5ms

-10.0A 120.44ms 120.60ms I(L10)

120.80ms Time

121.00ms

121.20ms

a) Pico de corrente no indutor. b) Cruzamento por zero para a corrente no indutor. Fig. 4-26 Formas de onda de corrente para os indutores de entrada.

A Fig. 4-27 mostra a forma de tenso sobre o indutor e seu detalhe no pico com um valor de 239 V.

112

200V

200V

0V

0V

-200V

-277V 20ms 24ms V(L10:1,R65:1) 28ms Time 32ms 36ms 40ms

-154V 30.527ms 30.600ms V(L10:1,R65:1)

30.700ms Time

30.800ms

30.900ms

a) Tenso no indutor. b) Pico de tenso no indutor. Fig. 4-27 - Formas de onda de tenso para os indutores de entrada.

A Fig. 4-28 mostra a forma de corrente no capacitor de sada e seu detalhe no pico, com um valor mximo de 50 A.
36A 35A

0A

0A

-40A

-40A

-53A 40.00ms I(C39)

44.00ms

48.00ms Time

52.00ms

55.54m

44.318ms I(C39)

44.400ms

44.500ms Time

44.600ms

44.688m

a) Corrente no capacitor de sada. b) Detalhe da corrente no capacitor. Fig. 4-28 Formas de onda de corrente para o capacitor de sada.

A Fig. 4-29 mostra a forma de tenso sobre o capacitor de sada e o detalhe da ondulao em alta freqncia de 0,5% da tenso de sada (2 V).
402V
401V

400V

400V

399V

398V 0s V(Vo)

50ms

100ms

150ms Time

200ms

250ms

300ms

350ms

116.600ms V(Vo)

116.800ms

117.000ms Time

117.200ms117.364m

a) Tenso no capacitor de sada. b) Detalhe da tenso no capacitor. Fig. 4-29 Formas de onda de tenso para o capacitor de sada.

113

A Fig. 4-30 mostra a forma de corrente no Interruptor SA e seu detalhe no pico, com um valor mximo de 67,3 A.
75.4A 60A 60.0A

40A 40.0A

20.0A

20A

0A 25.0ms I(D61) 30.0ms 35.0ms 40.0ms Time 45.0ms 50.0ms 54.5m

0A 51.204ms I(D61) 51.300ms 51.400ms Time 51.500ms 51.577m

a) Corrente no interruptor SA. b) Detalhe da Corrente no interruptor SA. Fig. 4-30 Formas de onda de corrente para interruptor SA.

A Fig. 4-31 mostra a forma de tenso sobre o Interruptor SA e seu detalhe com um valor mximo de aproximadamente 400 V.
375V 375V

250V

250V

125V

125V

0V 42.3ms44.0ms V(D69:1,D66:2) 48.0ms 52.0ms Time 56.0ms 60.0ms

0V 51.026ms 51.100ms 51.200ms V(D69:1,D66:2) 51.300ms Time 51.400ms 51.500ms 51.600ms

a) Tenso no interruptor SA. b) Detalhe da tenso interruptor SA. Fig. 4-31 Formas de onda de tenso para o interruptor SA.

A Fig. 4-32 mostra a forma de corrente no Diodo DA1 e seu detalhe no pico, em que o valor mximo atingido 42 A.
47.6A 45.2A 37.5A 37.5A

25.0A 25.0A

12.5A

12.5A

0A 24.7ms I(D69) 40.0ms 60.0ms Time 80.0ms 90.5m

0A 60.626ms 60.800ms I(D69) 61.000ms 61.200ms Time 61.400ms 61.600ms

a) Corrente no diodo DA1. b) Detalhe da corrente diodo DA1. Fig. 4-32 Formas de onda de corrente para o diodo DA1.

114

A Fig. 4-33 mostra a forma de tenso sobre Diodo DA1 e seu detalhe na regio em que atinge o valor reverso mximo de 400 V.
0V 0V

-125V

-125V

-250V

-250V

-375V

-375V

20.0ms 30.0ms V(D69:1,D69:2)

40.0ms

50.0ms Time

60.0ms

70.0ms 79.3m

38.90ms 39.00ms V(D69:1,D69:2)

39.10ms Time

39.20ms

39.30ms 39.39m

a) Tenso no diodo DA1. b) Detalhe da tenso no diodo DA1. Fig. 4-33 Formas de onda de tenso para o diodo DA1.

A Fig. 4-34 mostra a forma de corrente no Diodo DA3 e seu detalhe no pico, o valor mximo apresentado de 68,3 A.
75.7A 73A

60A

40.0A

40A

20A

0A 0A 63.7ms 70.0ms I(D49) 80.0ms 90.0ms 100.0ms Time 110.0ms 120.0ms 129.5m 84.200ms I(D49) 84.400ms 84.600ms Time 84.800ms 85.000ms

a) Corrente no diodo DA3. b) Detalhe da corrente no diodo DA3. Fig. 4-34 Formas de onda de corrente para o diodo DA3.

A Fig. 4-35 mostra a forma de tenso sobre o Diodo DA3 e seu detalhe na regio em que atinge o valor reverso mximo de 400 V.
0V 0V

-125V

-125V

-250V

-250V

-375V

-375V

51.6ms 60.0ms 70.0ms V(D49:1,D49:2)

80.0ms

90.0ms Time

100.0ms

110.0ms 119.7m

76.40ms V(D49:1,D49:2)

76.60ms

76.80ms Time

77.00ms

77.18m

a) Tenso no diodo DA3. b) Detalhe da tenso no diodo DA3. Fig. 4-35 Formas de onda de tenso para o diodo DA3.

115

A Tabela 4.9 apresenta uma comparao entre resultados tericos e de simulao para as grandezas relacionadas com o projeto do estgio de potncia.
Tabela 4.9 Comparao entre resultados tericos e de simulao.

Valores Tericos Tenso de sada VO Potncia de sada PO Rendimento do conversor Ondulao na tenso de sada (porcentagem da tenso de sada nominal) VO% Corrente eficaz no capacitor ICOEF Corrente de pico no capacitor ICOP Ondulao na corrente de fase (porcentagem da corrente de pico) I% Corrente mdia no interruptor ISMED Corrente eficaz no interruptor ISEF Corrente de pico no interruptor ISP Tenso de pico no interruptor VSP Corrente de pico no indutor I LP Corrente eficaz no indutor I LEF Corrente mdia no indutor I LMED Tenso de pico no indutor VLP Corrente de pico I DI3456P Diodos DI3456 Corrente mdia I DI3456MED Corrente eficaz I DI3456EF Tenso de pico VDI3456P Corrente de pico I DI12P Diodos DI12 Corrente mdia I DI12MED Corrente eficaz I DI12EF Tenso de pico VDI12P 400 V 20 kW 95% 0,5% 31,9 A 50 A 10% 7,27 A 17,95 A 67,5 A 400 V 82 A 55,25 A 0 223,3 V 67,5 A 12,18 A 20,54 A 400 V 41 A 17,54 A 22,84 A 400 V

Valores Obtidos por Simulao 400 V 20 kW 94% 0,5% 33,19 A 50 A 9,3% 8,41 A 19,29 A 67,3 A 400 V 82 A 55,8 A 0 239 V 68,3 A 12,7 A 21,7 A 400 V 42 A 17,0 A 23 A 400 V

Os valores apresentados na Tabela 4.9 confirmam a validade da metodologia de projeto para o estgio de potncia.

116

4.7. Concluso
O retificador trifsico PWM unidirecional _1 foi analisado e a ele foi aplicada a tcnica de modulao vetorial. Para isto, foi realizada uma anlise da estrutura para verificar os possveis vetores e os sinais de comando necessrios para a implementao dos mesmos. Foi proposta uma seqncia de vetores que minimiza o nmero de comutaes dos interruptores e foram calculados os intervalos de aplicao destes vetores. Os resultados da aplicao das tcnicas de controle e modulao vetorial foram verificados por simulao, em que se observou a validade do emprego destas tcnicas e da utilizao da modelagem desenvolvida no Captulo 2 para os trs retificadores estudados. Como principal diferena entre a aplicao da modulao vetorial para o retificador unidirecional _1 e para o retificador unidirecional Y_1, destaca-se o fato que no primeiro caso, possvel escolher uma seqncia de vetores de forma que um dos interruptores fique aberto durante o intervalo de durao de um setor. Com isto, tm-se uma diminuio das perdas de conduo e de chaveamento para este interruptor. A metodologia utilizada para aplicao da modulao vetorial ao retificador _1 a mesma empregada no retificador Y_1.

117

Captulo 5 - Modulao Vetorial Aplicada a Outros Retificadores Unidirecionais e Anlise dos Resultados
5.1. Introduo
Neste captulo a modulao vetorial aplicada a outros retificadores trifsicos PWM unidirecionais de dois nveis. Os conceitos sobre modelagem e controle de retificadores estudados nos captulos anteriores sero adaptados a estas estruturas. Os resultados da aplicao das estratgias de modulao e controle sero verificados atravs de simulaes computacionais. realizada uma generalizao sobre a metodologia de aplicao da modulao vetorial a estes retificadores e das seqncias de vetores propostas. feita uma anlise dos resultados da aplicao da modulao vetorial e do controle vetorial aos diversos retificadores unidirecionais estudados. O efeito da aplicao de diferentes tcnicas de modulao verificado atravs da anlise de rendimento dos retificadores.

5.2. Aplicao da Modulao Vetorial ao Retificador Unidirecional Y_2

A Fig. 5-1 mostra a topologia do retificador trifsico PWM unidirecional de dois nveis Y_2 [29]-[30] com elevado fator de potncia.
P
DA1
SA1 SA2

DB1
SB1 SB2

DC1
SC1 SC2

iO ( t )

A
DA3 DA4

B
DB3 DB2
D B4

C
DC3
DC4

CO

RO

+ V O

D A2

DC2

LA
iA (t )
vA (t )

LB

LC
iC ( t )
vC ( t )

iB ( t )
vB ( t )

Fig. 5-1 Retificador unidirecional de dois nveis Y_2.

118

Neste caso, so consideradas mesmas caractersticas e regras de anlise utilizadas no Captulo 3. A estratgia de modulao e os controladores utilizados so os mesmos aplicados ao retificador unidirecional Y_1 apresentado no Captulo 3. A verificao da aplicao da modulao vetorial ao retificador trifsico PWM unidirecional Y_2 foi realizada atravs de simulao digital. Os parmetros utilizados nesta simulao so apresentados na Tabela 2.11. 5.2.1. Simulaes em Malha Aberta Foram realizadas simulaes em malha aberta com o objetivo de validar a modelagem apresentada na seo 2.3.1. Foi aplicado um degrau em Dd de 0,518 a 0,53 e Dq= 0 no instante t = 30 ms, considerando o desacoplamento das variveis e observado o comportamento da corrente de eixo direto e da corrente de eixo em quadratura como mostrado na Fig. 5-2.
200V

100V

Id ( t )

Iq ( t )
0V

-100V 0s V(Id)*50 20ms V(Iq)*50 40ms 60ms Time 80ms 100ms 120ms 140ms

Fig. 5-2 - Corrente de eixo direto e corrente de eixo em quadratura com desacoplamento.

Os resultados da Fig. 5-2 mostram que a estratgia de desacoplamento proposta nos captulos anteriores tambm vlida para este retificador. No detalhe da Fig. 5-3 observa-se a mesma dinmica obtida com a aplicao de degrau ao modelo da expresso (2.44).

119

100V

75V

50V 30ms 40ms 60ms V(Id)*50 V(Dq) V(Dd)

80ms Time

100ms

120ms 130m

a) Simulao do retificador. b) Modelo matemtico. Fig. 5-3 - Corrente de eixo direto para aplicao de degrau em D q.

Para a anlise da malha de tenso foi aplicado um degrau em Id de 97 A para 106,7 A no instante t = 30 ms e observado o comportamento da tenso de sada como mostrado na Fig. 5-4 (a), onde se observa na Fig. 5-4 (b) a mesma resposta dinmica obtida com a aplicao de degrau ao modelo da expresso (2.60), para o retificador bidirecional e para outros retificadores unidirecionais.
425V
425

420V

420

415

410V
Vo

410

405

400V

400

395V 30ms V(Vo)

40ms

50ms Time

60ms

70ms

80ms

395 0

0.005

0.01

0.015

0.02

0.025 t

0.03

0.035

0.04

0.045

0.05

a) Simulao do retificador. b) Modelo matemtico. Fig. 5-4 - Tenso de sada para aplicao de degrau em Id.

Desta forma, justificam-se a utilizao dos mesmos modelos e da mesma estratgia de modulao para ambos retificadores conectados em Y. 5.2.2. Simulaes em Malha Fechada A Fig. 5-5 mostra a resposta do sistema operando apenas com a malha de corrente e a aplicao de um degrau de referncia na corrente de eixo direto de 97 A para 106,7 A no instante t = 10 ms. Verifica-se a mesma dinmica apresentada quando se considera o sistema com os modelos matemticos da planta e do controlador.

120

120V

110V

100V

90V 9.6ms V(Id)*50

10.0ms

10.4ms Time

10.8ms

11.2ms

11.6ms

a) Simulao do retificador. b) Modelo matemtico. Fig. 5-5 - Resposta ao degrau de referncia em Id.

Os principais sinais relacionados com o funcionamento do sistema de controle completo a e modulao vetorial para o retificador trifsico PWM unidirecional Y_2 so mostrados a seguir. Na Fig. 5-6 observa-se tenso de sada regulada em um valor de 400 V com uma pequena ondulao de alta freqncia e a aplicao de um degrau de referncia para 440 V em t = 30 ms. A Fig. 5-7 mostra a comparao desta resposta ao degrau com a resposta do modelo caracterizado pelas expresses (3.42) e (3.43).
460V

440V

420V

400V

380V 0s V(Vo) Time 10ms 20ms 30ms 40ms 50ms 60ms 70ms

Fig. 5-6 - Tenso de sada.

A Fig. 5-8 mostra correntes de entrada do retificador trifsico PWM unidirecional Y_2 e a Fig. 5-9 mostra a tenso e a corrente em uma das fases, verificando-se a caracterstica de um sistema com elevado fator de potncia.

121

450V

450

440V

440

430

420V
Vo

420

410

400V

400

390V 25ms V(Vo)

30ms

35ms Time

40ms

45ms

50m

390 0

0.002

0.004

0.006

0.008

0.01 t (s)

0.012

0.014

0.016

0.018

0.02

a) Simulao do retificador. b) Modelo matemtico. Fig. 5-7 - Resposta ao degrau de referncia em VO.
200A

100A

0A

-100A

-200A 0s I(L10) 10ms I(L11) 20ms I(L12) 30ms Time 40ms 50ms 60ms 70ms

Fig. 5-8 - Correntes nas fases A, B e C.

200

vA ( t )
100

iA ( t )

-100

-200 0s I(L10) 10ms 20ms V(V51:+,V51:-) 30ms Time 40ms 50ms 60ms 70ms

Fig. 5-9 - Tenso e corrente em uma das fases.

122

A Fig. 5-10 apresenta as razes cclicas das fases A, B e C, verificando o mesmo formato do sinal terico mostrado na Fig. 3.11, utilizado para o conversor do Captulo 3.
1.0V

0.5V

0V V(DA)/5 1.0V

0.5V

0V V(DB)/5 1.0V

0.5V SEL>> 0V 0s V(DC)/5 Time 10ms 20ms 30ms 40ms 50ms 60ms 70ms

Fig. 5-10 - Razo cclica para as fases A, B e C.

5.3. Aplicao da Modulao Vetorial ao Retificador Unidirecional _2

A Fig. 5.11 mostra a topologia do retificador trifsico PWM unidirecional de dois nveis _2 [29]-[30] com elevado fator de potncia.
P
DA1
SA1 SA2

DB1
SB1 SB2

DC1
SC1 SC2

iO ( t )

A
DA3

B
DA4
DB2 DB3
D B4

C
DC3 DC2
DC4

CO

RO

+ V O

D A2

LA
iA (t )
vA ( t )

LB

LC
iC ( t )
vC ( t )

iB (t )
vB (t )

Fig. 5-11 Retificador unidirecional de dois nveis _2.

123

Neste caso, so consideradas mesmas caractersticas e regras de anlise utilizadas no Captulo 4. A estratgia de modulao e os controladores utilizados so os mesmos aplicados ao retificador unidirecional _1 apresentado no Captulo 4. A verificao da aplicao da modulao vetorial ao retificador trifsico PWM unidirecional _2 foi realizada atravs de simulao digital. Os parmetros utilizados nesta simulao so apresentados na Tabela 2.11. 5.3.1. Simulaes em Malha Aberta Foram realizadas simulaes em malha aberta com o objetivo de validar a modelagem apresentada na seo 2.3.1. Foi aplicado um degrau em Dd de 0,518 a 0,53 e Dq= 0 no instante t = 30 ms, considerando o desacoplamento das variveis e observado o comportamento da corrente de eixo direto e da corrente de eixo em quadratura como mostrado na Fig. 5-12.
200V

100V

Id ( t )

Iq ( t )
0V

-100V 0s V(Id)*50 20ms V(Iq)*50 40ms 60ms Time 80ms 100ms 120ms 140ms

Fig. 5-12 - Corrente de eixo direto e corrente de eixo em quadratura com desacoplamento.

Os resultados da Fig. 5-12 mostram que o desacoplamento proposto tambm pode ser aplicado a este retificador. No detalhe da Fig. 5-13 observa-se a mesma dinmica obtida com a aplicao de degrau ao modelo da expresso (2.44).

124

100V

75V

50V 30ms 40ms V(Id)*50

60ms

80ms Time

100ms

120ms 130m

a) Simulao do retificador. b) Modelo matemtico. Fig. 5-13 - Corrente de eixo direto para aplicao de degrau em D q.

Para a anlise da malha de tenso foi aplicado um degrau em Id de 97 A para 106,7 A no instante t = 30 ms e observado o comportamento da tenso de sada como mostrado na Fig. 5-14 (a), onde se observa na Fig. 5-14 (b) a mesma resposta dinmica obtida com a aplicao de degrau ao modelo da expresso (2.60), para o retificador bidirecional e para outros retificadores unidirecionais.
425V
425

420V

420

415

410V
Vo

410

405

400V

400

395V 30ms V(Vo)

395 0

0.005

0.01

0.015

0.02

40ms

50ms Time

60ms

70ms

80ms

0.025 t

0.03

0.035

0.04

0.045

0.05

a) Simulao do retificador. b) Modelo matemtico. Fig. 5-14 - Tenso de sada para aplicao de degrau em Id.

Desta forma, justifica-se a utilizao dos mesmos modelos e da mesma estratgia de modulao para ambos retificadores conectados em . 5.3.2. Simulaes em Malha Fechada A Fig. 5-15 mostra a resposta do sistema operando apenas com a malha de corrente e a aplicao de um degrau de referncia na corrente de eixo direto de 97 A para 106,7 A no instante t = 10 ms. Verifica-se a mesma dinmica apresentada quando se considera o sistema com os modelos matemticos da planta e do controlador.

125

120V

110V

100V

90V 9.6ms V(Id)*50

10.0ms

10.4ms Time

10.8ms

11.2ms

11.6ms

a) Simulao do retificador. b) Modelo matemtico. Fig. 5-15 - Resposta ao degrau de referncia em Id.

Os principais sinais relacionados com o funcionamento do sistema de controle completo a e modulao vetorial para o retificador trifsico PWM unidirecional _2 so mostrados a seguir. Na Fig. 5-16 observa-se tenso de sada regulada em um valor de 400 V com uma pequena ondulao de alta freqncia e a aplicao de um degrau de referncia para 440 V em t = 30 ms. A Fig. 5-17 mostra a comparao desta resposta ao degrau com a resposta do modelo caracterizado pelas expresses (3.42) e (3.43).
460V

440V

420V

400V

380V 0s V(Vo) Time 10ms 20ms 30ms 40ms 50ms 60ms 70ms

Fig. 5-16 - Tenso de sada.

A Fig. 5-18 mostra correntes de entrada do retificador trifsico PWM unidirecional _2 e a Fig. 5-19 mostra a tenso e a corrente em uma das fases, verificando-se a caracterstica de um sistema com elevado fator de potncia.

126

450V

450

440V

440

430

420V
Vo

420

410

400V

400

390V 25ms V(Vo)

30ms

35ms Time

40ms

45ms

50m

390 0

0.002

0.004

0.006

0.008

0.01 t (s)

0.012

0.014

0.016

0.018

0.02

a) Simulao do retificador. b) Modelo matemtico. Fig. 5-17 Resposta ao degrau de referncia em VO.
200A

100A

0A

-100A

-200A 0s I(L10) 10ms I(L11) 20ms I(L12) 30ms Time 40ms 50ms 60ms 70ms

Fig. 5-18 Correntes nas fases A, B e C.

200

vA ( t )
100

iA ( t )

-100

-200 0s I(L10) 10ms 20ms V(V51:+,V51:-) 30ms Time 40ms 50ms 60ms 70ms

Fig. 5-19 Tenso e corrente em uma das fases.

127

A Fig. 5-20 apresenta as razes cclicas das fases A, B e C, verificando o mesmo formato do sinal terico mostrado na Fig. 4.8, utilizado para o conversor do Captulo 4.
1.0V

0.5V SEL>> 0V V(DA)/5 1.0V

0.5V

0V V(DB)/5 1.0V

0.5V

0V 0s V(DC)/5 Time 10ms 20ms 30ms 40ms 50ms 60ms 70ms

Fig. 5-20 Razes cclicas para as fases A, B e C.

5.4. Aplicao da Modulao Vetorial aos Retificadores Unidirecionais Ponte_1 e Ponte_2

A Fig. 5-21 mostra a topologia do retificador trifsico PWM unidirecional de dois nveis Ponte_1 [23] com elevado fator de potncia.
P
DA1 DB1

DC1

iO ( t )
SA1
D A3

SB1

D B3

SC1

DC3

CO
SA2 D A4

RO

+ V O

SB2

D B4

SC2

DC4

D A2

DB2

DC2

LA
iA ( t )
vA ( t )

LB

LC
iC ( t )
vC ( t )

iB (t )
vB ( t )

Fig. 5-21 Retificador unidirecional de dois nveis Ponte_1.

128

5.4.1. Vetores Utilizados e Sinais de Comando Para o retificador unidirecional de dois nveis Ponte_1, foram considerados os mesmos vetores disponveis e a mesma simetria adotada para os outros retificadores j estudados. A relao entre os sinais de comando dos interruptores e a formao dos vetores segue as seguintes regras: 1. Os interruptores do brao conectado fase cuja corrente possui maior mdulo (IMAX ) ficam abertos. 2. Quando IMAX > 0 os interruptores inferiores do brao ficam abertos 3. Quando IMAX < 0 os interruptores superiores do brao ficam abertos. 4. Quando IMAX > 0 os interruptores superiores dos outros braos obedecem regra de formao dos vetores em que para obter o valor um na respectiva posio, o interruptor deve estar fechado e para obter o valor zero, o interruptor deve estar aberto. 5. Quando IMAX < 0 os interruptores inferiores dos outros braos obedecem a regra de formao dos vetores em que para obter o valor zero na respectiva posio, o interruptor deve estar fechado e para obter o valor um, o interruptor deve estar aberto. Com isso, tm-se no mximo um interruptor conduzindo para a implementao dos vetores no nulos. Assim, as perdas de conduo so reduzidas, quando comparadas com as perdas dos retificadores conectados em Y. Para a implementao dos vetores nulos dois interruptores ficam fechados, obedecendo-se as regras 1, 2 e 3. Os sinais de comando propostos para implementao destes vetores so mostrados na Tabela 5-1.

129

Tabela 5-1 Sinais de comando para os setores. Setor Vetor SA1 Aberto Aberto Aberto Aberto Aberto Aberto Aberto Aberto Fechado Aberto Aberto Fechado Aberto Aberto Aberto Aberto Aberto Aberto Fechado Fechado Aberto Aberto Aberto Aberto SB1 Aberto Fechado Aberto Fechado Aberto Aberto Aberto Aberto Aberto Aberto Aberto Aberto Aberto Aberto Aberto Aberto Fechado Aberto Aberto Fechado Aberto Aberto Aberto Aberto SC1 Aberto Aberto Fechado Fechado Aberto Aberto Aberto Aberto Aberto Aberto Fechado Fechado Aberto Aberto Aberto Aberto Aberto Aberto Aberto Aberto Aberto Aberto Aberto Aberto SA2 Aberto Aberto Aberto Aberto Aberto Aberto Fechado Fechado Aberto Aberto Aberto Aberto Aberto Aberto Aberto Aberto Aberto Aberto Aberto Aberto Aberto Fechado Aberto Fechado SB2 Aberto Aberto Aberto Aberto Fechado Aberto Aberto Fechado Aberto Aberto Aberto Aberto Aberto Aberto Fechado Fechado Aberto Aberto Aberto Aberto Aberto Aberto Aberto Aberto SC2 Aberto Aberto Aberto Aberto Aberto Aberto Aberto Aberto Aberto Aberto Aberto Aberto Fechado Aberto Aberto Fechado Aberto Aberto Aberto Aberto Aberto Aberto Fechado Fechado

V1 (1 0 0)
A+

V2 (1 1 0) V6 (1 0 1) V0 (0 0 0) V1 (1 0 0)

V2 (1 1 0) V3 (0 1 0) V0 (0 0 0) V2 (1 1 0)

B+

V3 (0 1 0) V4 (0 1 1) V0 (0 0 0) V3 (0 1 0)

V4 (0 1 1) V5 (0 0 1) V0 (0 0 0) V4 (0 1 1)

C+

V4 (0 1 1) V5 (0 0 1) V0 (0 0 0) V5 (0 0 1)

V6 (1 0 1) V1 (1 0 0) V0 (0 0 0)

130

5.4.2. Seqncia de Vetores e Sinais de Comando Para os Sub-Setores As seqncias de vetores propostas para todos os sub-setores so apresentadas na Tabela 5-2.
Tabela 5-2 Seqncias de vetores para os sub-setores.

Sub-Setor SS1A Sub-Setor SS6A Sub-Setor SS1C Sub-Setor SS2C Sub-Setor SS2B Sub-Setor SS3B Sub-Setor SS3A Sub-Setor SS4A Sub-Setor SS4C Sub-Setor SS5C Sub-Setor SS5B Sub-Setor SS6B

V1 V2 V0 V2 V1 V1 V6 V0 V6 V1 V2 V1 V0 V1 V2 V2 V3 V0 V3 V2 V3 V2 V0 V2 V3 V3 V4 V0 V4 V3 V4 V3 V0 V3 V4 V4 V5 V0 V5 V4 V5 V4 V0 V4 V5 V5 V6 V0 V6 V5 V6 V5 V0 V5 V6 V6 V1 V0 V1 V6

As expresses para as razes cclicas das trs fases em funo das razes D e D so mostradas na Tabela 5-3.
Tabela 5-3 Razes cclicas das trs fases em funo das razes D e D.

D A1 = 0 Sub-Setor SS6A e Sub-Setor SS1A D B1 = 1 DC1 = 1 3 1 D + D 2 2 3 1 D D 2 2 D A1 = 0 D B1 = 0 DC1 = 0 D A2 = 1 D A2 = 0 D B2 = 0 DC2 = 0 3 1 D D 2 2

Sub-Setor SS1C e Sub-Setor SS2C

D B2 = 1 2 D DC2 = 0

Sub-Setor SS2B e Sub-Setor SS3B

D A1 = 1 +

3 1 D D 2 2 D B1 = 0

DC1 = 1 2 D

D A2 = 0 D B2 = 0 DC2 = 0

131

Tabela 5-3 - Razes cclicas das trs fases em funo das razes D e D (Continuao).

D A2 = 0 Sub-Setor SS3A e Sub-Setor SS4A D A1 = 0 D B1 = 0 DC1 = 0 D A1 = 1 + 3 1 D + D 2 2 D B2 = 1 + DC2 = 1 + 3 1 D D 2 2 3 1 D + D 2 2 D A2 = 0 D B2 = 0 DC2 = 0

Sub-Setor SS4C e Sub-Setor SS5C

D B1 = 1 + 2 D DC1 = 0 D A1 = 0 D B1 = 0 DC1 = 0

Sub-Setor SS5B e Sub-Setor SS6B

D A2 = 1

3 1 D + D 2 2 D B2 = 0

DC2 = 1 + 2 D

A Fig. 5-22 mostra a razo cclica para a o interruptor SA1 em um perodo de rede, sendo que para as outras fases, as razes cclicas dos interruptores superiores de cada brao tm o mesmo formato e esto defasadas de 120. O formato das razes cclicas dos interruptores inferiores o mesmo, porm os sinais so aplicados em outros semiciclos.
1

0.9

0.8

0.7

0.6

0.5 Da 0.4

0.3

0.2

0.1

3 wt(rad)

Fig. 5-22 - Razo cclica para o interruptor SA1.

132

5.4.3. Modelagem do Retificador

Para a obteno dos modelos do retificador, o conversor CA-CC unidirecional Ponte_1 ser representado atravs da mesma estrutura utilizada para os retificadores dos captulos anteriores, conforme a Fig. 5-23.
P A
SA XA YA

v RA ( t )

iO ( t )

SB

XB YB

v RB ( t )

+ VO 2

SC

XC YC

v RC ( t )

VO 2

N
R SE R SE R SE

LA
iA (t )
vA ( t )

LB

LC
iC ( t )
vC ( t )

iB (t )
vB ( t )

Fig. 5-23 - Circuito simplificado do conversor CA-CC trifsico.

Para o retificador trifsico unidirecional Ponte_1, os estados topolgicos do conversor tambm dependem dos sentidos das correntes de entrada. As relaes entre os comandos para obteno dos estados topolgicos equivalentes da estrutura da Fig. 5-21 e da estrutura da Fig. 5-23 so mostrados na Tabela 5-4 para os sub-setores SS1A e SS1C. As relaes para outros sub-setores podem ser obtidas atravs dos resultados da Tabela 5-1.

133

Tabela 5-4 - Relaes entre os comandos da estrutura da Fig. 5-23 e da estrutura da Fig. 5-21. Estrutura da Fig. 5-23 Estrutura da Fig. 5-21. SA1 Aberto Aberto SB1 Aberto Fechado SC1 Aberto Aberto

Sub-Setor SS1A

D A ( t ) = 1 , D B ( t ) = 0 e DC ( t ) = 0 D A ( t ) = 1 , D B ( t ) = 1 e DC ( t ) = 0 D A ( t ) = DB ( t ) = DC ( t )
Estrutura da Fig. 5-23

Dois ou trs interruptores fechados Estrutura da Fig. 5-21. SA2 Aberto Aberto SB2 Fechado Aberto SC2 Aberto Aberto

Sub-Setor SS1C

D A ( t ) = 1 , D B ( t ) = 0 e DC ( t ) = 0 D A ( t ) = 1 , D B ( t ) = 1 e DC ( t ) = 0 D A ( t ) = DB ( t ) = DC ( t )

Dois ou trs interruptores fechados

Utilizando a estratgia de modulao proposta, que permite a equivalncia entre as estruturas, consideram-se os mesmos modelos desenvolvidos no Captulo 2, aplicando as mesmas transformaes de variveis e desacoplamento.
5.4.4. Estratgia de Controle e Projeto dos Controladores

A estrutura de controle vetorial a mesma apresentada no Captulo 2, sendo o sistema de controle representado pelo diagrama da Fig. 5-24.
P
DA1 DB1 DC1

iO ( t )
SA1
D A3
SB1 D B3 SC1

DC3

+
CO
SA2
D A4

RO

V O

SB2

D B4

SC2

DC4

D A2

DB2

DC2

LA
iA (t )
vA ( t )

LB

LC
iC ( t )
vC ( t )

iB ( t )
vB (t )

cmd A1,2
cmd B1,2 cmd C1,2
(0 1 1)

V3 (0 1 0)
(1 1 0) V 2

D
(1 0 0)

V4

(0 0 0) V0

V7 (1 1 1)

V1

iA ( t ) i B ( t ) iC ( t )
Iq ( t )

IqREF
V5 (0 0 1)

(1 0 1) V6

D ( t ) q D ( t ) d
IdREF

Iq ( t ) Id ( t )

Dq ( t ) Dd ( t )
M 1 dq

M , M dq
Id ( t )

VO ( t )
VOREF

Fig. 5-24 - Diagrama do controle utilizado.

134

O projeto dos controladores para este conversor ser feito utilizando-se os parmetros apresentados na Tabela 2.11. Como se considerou os mesmos parmetros e os mesmos modelos utilizados para o retificador Y_1, utiliza-se os mesmos controladores projetados no captulo 3.
5.4.5. Simulaes em Malha Aberta

A verificao da aplicao da modulao vetorial ao retificador trifsico PWM unidirecional Ponte_1 foi realizada atravs de simulao digital. Os parmetros utilizados nesta simulao so apresentados na Tabela 2.11. Foram realizadas simulaes em malha aberta com o objetivo de validar a modelagem apresentada na seo 2.3.1. Foi aplicado um degrau em Dd de 0,518 a 0,53 e Dq= 0 no instante t = 30 ms, considerando o desacoplamento das variveis e observado o comportamento da corrente de eixo direto e da corrente de eixo em quadratura como mostrado na Fig. 5-25.
200V

100V

Id ( t )

Iq ( t )
0V

-100V 0s V(Id)*50 20ms V(Iq)*50 40ms 60ms Time 80ms 100ms 120ms 140ms

Fig. 5-25 - Corrente de eixo direto e corrente de eixo em quadratura com desacoplamento.

Os resultados da Fig. 5-25 so semelhantes aos obtidos para o retificador bidirecional e para outros retificadores unidirecionais.

135

No detalhe da Fig. 5-26 observa-se a mesma dinmica obtida com a aplicao de degrau ao modelo da expresso (2.44).
100V

75V

50V 30ms 40ms V(Id)*50

60ms

80ms Time

100ms

120ms 130m

a) Simulao do retificador. b) Modelo matemtico. Fig. 5-26 - Corrente de eixo direto para aplicao de degrau em D q.

Para a anlise da malha de tenso foi aplicado um degrau em Id de 97 A para 106,7 A no instante t = 30 ms e observado o comportamento da tenso de sada como mostrado na Fig. 5-27 (a), onde se observa na Fig. 5-27 (b) a mesma resposta dinmica obtida com a aplicao de degrau ao modelo da expresso (2.60), para o retificador bidirecional e para outros retificadores unidirecionais.
425V
425

420V

420

415

410V
Vo

410

405

400V

400

395V 30ms V(Vo)

40ms

50ms Time

60ms

70ms

80ms

395 0

0.005

0.01

0.015

0.02

0.025 t

0.03

0.035

0.04

0.045

0.05

a) Simulao do retificador. b) Modelo matemtico. Fig. 5-27 - Tenso de sada para aplicao de degrau em Id.

Desta forma justifica-se a utilizao dos mesmos modelos para todos os retificadores estudados.

5.4.6. Simulaes em Malha Fechada

A Fig. 5-28 mostra a resposta do sistema operando apenas com a malha de corrente e a aplicao de um degrau de referncia na corrente de eixo direto.

136

Verifica-se a mesma dinmica apresentada quando se considera o sistema com os modelos matemticos da planta e do controlador.
120V

110V

100V

90V 9.6ms V(Id)*50

10.0ms

10.4ms Time

10.8ms

11.2ms

11.6ms

a) Simulao do retificador. b) Modelo matemtico. Fig. 5-28 - Resposta ao degrau de referncia em Id.

Os principais sinais relacionados com o funcionamento do sistema de controle completo a e modulao vetorial para o retificador trifsico PWM unidirecional Ponte_1 so mostrados a seguir. Na Fig. 5-29 observa-se tenso de sada regulada em um valor de 400 V com uma pequena ondulao de alta freqncia e a aplicao de um degrau de referncia para 440 V em t = 30 ms. A Fig. 5-30 mostra a comparao desta resposta ao degrau com a resposta do modelo caracterizado pelas expresses (3.42) e (3.43).
460V

440V

420V

400V

380V 0s V(Vo) Time 10ms 20ms 30ms 40ms 50ms 60ms 70ms

Fig. 5-29 - Tenso de sada.

137

450V

450

440V

440

430

420V
Vo

420

410

400V

400

390V 25ms V(Vo)

30ms

35ms Time

40ms

45ms

50m

390 0

0.002

0.004

0.006

0.008

0.01 t (s)

0.012

0.014

0.016

0.018

0.02

a) Simulao do retificador. b) Modelo matemtico. Fig. 5-30 - Resposta ao degrau de referncia em Vo.

A Fig. 5-31 mostra correntes de entrada do retificador trifsico PWM unidirecional Ponte_1 e a Fig. 5-32 mostra a tenso e a corrente em uma das fases, verificando-se a caracterstica de um sistema com elevado fator de potncia.
200A

100A

0A

-100A

-200A 0s I(L10) 10ms I(L11) 20ms I(L12) 30ms Time 40ms 50ms 60ms 70ms

Fig. 5-31 - Correntes nas fases A, B e C.

138

200

vA ( t ) iA ( t )

100

-100

-200 0s I(L10) 10ms 20ms V(V51:+,V51:-) 30ms Time 40ms 50ms 60ms 70ms

Fig. 5-32 - Tenso e corrente em uma das fases.

A Fig. 5-33 apresenta as razes cclicas para os interruptores SA1, SB1 e SC1, verificando o mesmo formato do sinal terico mostrado na Fig. 5-22.
1.0V

0.5V

0V V(DA1)/5 1.0V

0.5V

0V V(DB1)/5 1.0V

0.5V SEL>> 0V 0s V(DC1)/5 Time 10ms 20ms 30ms 40ms 50ms 60ms 70ms

Fig. 5-33 - Razes cclicas para os interruptores SA1, SB1, e SC1.

Verifica-se que esta estratgia de modulao tambm pode ser aplicada ao retificador unidirecional Ponte_2 [33] apresentado na Fig. 5-34.

139

D1

P
iO ( t )

SA1

SB1

SC1

DA1

DB1

DC1

A
SA2
D A2

B
SB2

C
SC2

DB2

DC2

CO

RO

+ V O

LA
iA (t )
vA ( t )

LB

LC
iC ( t )
vC ( t )

iB ( t )

vB (t )

Fig. 5-34 - Retificador unidirecional de dois nveis Ponte_2.

Neste caso, foram consideradas as mesmas condies para a aplicao da modulao vetorial e do controle vetorial aos outros retificadores unidirecionais, observando-se na as correntes de entrada do retificador.
200A

100A

0A

-100A

-200A 0s I(L10) 10ms I(L11) 20ms I(L12) 30ms Time 40ms 50ms 60ms 70ms

Fig. 5-35 Correntes de entrada.

140

5.5. Anlise dos Resultados

Para todos retificadores unidirecionais a metodologia utilizada para a aplicao da modulao vetorial foi a mesma. Esta metodologia pode ser resumida pelos passos apresentados na Tabela 5-5.
Tabela 5-5 Metodologia utilizada para a aplicao da modulao vetorial aos retificadores unidirecionais.

B V3 (0 1 0) SS2B SS3B (0 1 1) A V4
SS3A

(1 1 0) SS2C

V2

1. Identificao dos setores dos vetores e setores das correntes e definio dos sub-setores.

SS1C
SS1A SS6A

(1 0 0) V1

SS4A SS4C

SS6B SS5C SS5B

V5 (0 0 1)

(1 0 1) V 6

2. Anlise dos estados topolgicos do conversor, verificao dos vetores disponveis em cada sub-setor e identificao dos sinais de comando associados implementao dos vetores desejados.
A
D A3

P
D A1 DB1

DC1

iO (t )
DC5

D A5

SA

B
D A6

DB3

DB5

SB
DB4 DB6

DC3

SC
DC4 DC6

DA4
D A2

CO

RO

+ V O

DB2

DC2

LA
iA (t )
vA (t )

LB

LC
iC ( t )
vC ( t )

iB (t )
v B (t )

T0 2

T2 2

T1

T2 2

T0 2

cmd A

3. Definio da lgica mais adequada para disposio dos sinais de comando e como conseqncia, a distribuio dos vetores.

t cmd B

t cmd C

V0

V2

V1

V2

V0

(0 0 0)

(1 1 0)

(1 0 0)
TS

(1 1 0)

(0 0 0)

4. Determinao dos intervalos de aplicao dos vetores e clculo das funes para as razes cclicas em cada um dos subsetores.

DA = 1 DB = 1 DC = 1
1

3 1 D + D 2 2 3 1 D D 2 2

0.9

5. Obteno dos sinais de comando desejados atravs da comparao do sinal de razo cclica com um sinal triangular.
Da

0.8

0.7

0.6

0.5

0.4

0.3

0.2

0.1

3 wt(rad)

A etapa um comum a todos retificadores estudados, ou seja, foram utilizadas as mesmas definies de setores e sub-setores para todos os retificadores analisados. Para os retificadores unidirecionais, a etapa dois de grande importncia, pois existe a relao dos vetores disponveis e dos sinais de comando com os sentidos das correntes nas fases do retificador.

141

Na etapa trs so definidas as caractersticas da modulao desejada em funo do tipo de estrutura (conexo em Y, em ou em ponte). As etapas dois e trs so realizadas previamente, fora da operao do conversor. O modulador PWM, permite a obteno dos vetores desejados, nos intervalos de aplicao adequados, sem necessidade de uma lgica de temporizao e clculo dos intervalos de aplicao dos vetores, ou para a permuta vetores. Na operao do conversor, no h necessidade de definio dos setores dos vetores, apenas a imposio dos setores de corrente (sincronizados com as tenses de entrada) e a utilizao das funes de razo cclica pr-definidas para cada um destes setores. A Fig. 5-36 mostra o formato da razo cclica mdia associada aos principais retificadores estudados.
P
SA1 SB1 SC1

P
DA1
DB1 DC1

P
DA1

DA1

DB1

DC1

iO ( t )

iO ( t )
DC5

DB1

DC1

iO ( t )
DC5

A
SA2 D A2

B
SB2

C
SC2

+
DC2

DB2

CO

RO

V O

DA3

DA5

SA

B
DA6

DB3

DB5

SB
DB4 DB6

DC3

+
CO
RO

SC
DC4 DC6

DA3

D A5

V O
DA4

SA
D A6

DB3

DB5

SB
DB4 DB6

DC3

+
CO
RO

SC
DC4 DC6

V O

DA4
DA2

DB2

DC2

D A2

DB2

DC2

LA
iA ( t )
vA ( t )

LB

LC
iC ( t )
vC ( t )

LA
i A (t )
vA (t )

LB

LC
iC ( t )
vC ( t )

LA
iA (t )
vA ( t )

LB

LC
iC ( t )
vC ( t )

iB (t )
vB (t )

iB (t )
vB (t )

iB (t )
vB (t )

(a1)
1
1

(b1)
1

(c1)
0.9 0.8

0.9

0.9

0.8

0.8

0.7

0.7

0.7

0.6

0.6

0.6

0.5 Da 0.4
Da

0.5
Da

0.5

0.4

0.4

0.3

0.3

0.3

0.2

0.2

0.2

0.1

0.1

0.1

3 wt(rad)

3 wt(rad)

3 wt(rad)

(a2)
P
DA1
SA1 SA2

(b2)
P
DA1
SA1 SA2

(c2)
P
DA1 DB1 DC1

DB1
SB1 SB2

DC1
SC1 SC2

iO ( t )

DB1
SB1 SB2

DC1
SC1 SC2

iO ( t )

iO ( t )
SA1
D A3
SB1 D B3 SC1
DC3

A
DA3 DA4

B
DB3
DB2
D B4

C
DC3 DC2
DC4

+
CO
RO

A
DA3

B
DA4
DB2 DB3
D B4

V O
D A2

C
DC3 DC2
DC4

+
CO
RO

V O

+
CO
SA2 D A4

RO

V O

SB2

D B4

SC2

D C4

D A2

D A2

DB2

DC2

LA
iA ( t )
vA ( t )

LB

LC
iC ( t )
vC ( t )

LA
iA (t )
vA ( t )

LB

LC
iC ( t )
vC ( t )

LA
iA ( t )
vA ( t )

LB

LC
iC ( t )
vC ( t )

iB (t )
vB ( t )

iB ( t )
vB ( t )

iB ( t )
vB ( t )

(d1)
1 1 0.9 0.9 0.8 0.8

(e1)
1 0.9 0.8

(f1)

0.7

0.7

0.7

0.6

0.6

0.6

0.5 Da 0.4 Da

0.5 Da 0.4

0.5

0.4

0.3

0.3

0.3

0.2

0.2

0.2

0.1

0.1

0.1

3 wt(rad)

3 wt(rad)

3 wt(rad)

(d2)

(e2)

(f2)

Fig. 5-36 Razo cclica mdia para diferentes retificadores utilizando modulao vetorial.

142

Como principal diferena entre a aplicao da modulao vetorial para os retificadores unidirecionais conectados em e em ponte para os retificadores unidirecionais conectados em Y, destaca-se o fato que nestes casos, foram escolhidas seqncias de vetores de forma que um dos interruptores fique aberto durante o intervalo de durao de um setor (c2), (e2) e (f2). Com isto, tm-se uma diminuio das perdas por conduo para os interruptores. Os seis retificadores unidirecionais estudados utilizam a mesma seqncia de vetores, e para a adaptao da seqncia utilizada no retificador bidirecional, necessrio eliminar o vetor V7 e manter a mesma seqncia para o setor quando a corrente de maior mdulo negativa. Quando esta corrente positiva, deve-se inverter a ordem dos vetores no nulos. A Tabela 5-6 mostra exemplos das seqncias de vetores utilizadas nos retificadores estudados, para a verificao desta lgica em alguns setores.
Tabela 5-6 - Seqncias de vetores utilizados. Setor Bidirecional Sub-Setor SS1A SS1C SS2C SS2B Unidirecionais Y Unidirecionais Unidirecionais em Ponte Sinal de I

Setor 1 V0 V1 V2 V7 V2 V1 V0

V0 V2 V1 V2 V0 V0 V1 V2 V1 V0 V0 V3 V2 V3 V0 V0 V2 V3 V2 V0

V1 V2 V0 V2 V1 V2 V1 V0 V1 V2 V2 V3 V0 V3 V2 V3 V2 V0 V2 V3

V1 V2 V0 V2 V1 V2 V1 V0 V1 V2 V2 V3 V0 V3 V2 V3 V2 V0 V2 V3

Setor 2 V0 V3 V2 V7 V2 V3 V0

+ +

Utilizando esta mesma metodologia de anlise, verifica-se que podem ser aplicadas as mesmas seqncias de vetores para outros retificadores unidirecionais de um mesmo grupo (retificadores conectados em Y, retificadores conectados em e retificadores conectados em ponte). No que se refere modelagem dos retificadores, verifica-se que podem ser utilizados os mesmos modelos para todas as estruturas estudadas. Esta comprovao pode ser feita atravs da anlise dos resultados da Fig. 5-37 e da Fig. 5-38 em que so apresentadas, respectivamente, as respostas ao degrau para a malha de corrente (d), (e) e (f) e para a malha de tenso (g), (h) e (i) em seis conversores estudados (a), (b) e (c).

143

P
SA1 SB1 SC1

P
DA1
DB1 DC1

P
DA1

DA1

DB1

DC1

iO ( t )

iO ( t )
DC5

DB1

DC1

iO ( t )
DC5

A
SA2 D A2

B
SB2

C
SC2

+
DC2

DB2

CO

RO

V O

DA3

D A5

SA

B
D A6

DB3

DB5

SB
DB4 DB6

DC3

SC
DC4 DC6

DA4
D A2

CO

RO

+ V O

DA3

D A5

SA

B
D A6

DB3

DB5

SB
DB4 DB6

DC3

SC
DC4 DC6

DA4
D A2

CO

RO

+ V O

DB2

DC2

DB2

DC2

LA
iA ( t )
vA ( t )

LB

LC
iC ( t )
vC ( t )

LA
iA ( t )
vA ( t )

LB

LC
iC ( t )
vC ( t )

LA
iA ( t )
vA ( t )

LB

LC
iC (t )
vC ( t )

iB (t )
vB ( t )

iB ( t )
vB ( t )

iB ( t )
vB ( t )

a)
200V
200V

b)
200V

c)
Id ( t )
100V

Id ( t )
100V
100V

Id ( t )

Iq ( t )
0V
0V

Iq ( t )
0V

Iq ( t )

-100V 0s V(Id)*50 20ms V(Iq)*50 40ms 60ms Time 80ms 100ms 120ms 140ms

-100V 0s V(Id)*50 20ms V(Iq)*50 40ms 60ms Time 80ms 100ms 120ms 140ms

-100V 0s V(Id)*50 20ms V(Iq)*50 40ms 60ms Time 80ms 100ms 120ms 140ms

d)
425V 425V 420V 420V

e)
425V 420V

f)

410V

410V

410V

400V

400V

400V

395V 30ms V(Vo)

40ms

50ms Time

60ms

70ms

80ms

395V 30ms V(Vo)

40ms

50ms Time

60ms

70ms

80ms

395V 30ms V(Vo)

40ms

50ms Time

60ms

70ms

80ms

g)

h) Fig. 5-37 Resposta ao degrau para as malhas de corrente e de tenso em diferentes retificadores.

i)

144

P
DA1
SA1 SA2

P
DA1
SA1 SA2

P
DA1

DB1
SB1 SB2

DC1
SC1 SC2

iO ( t )

DB1
SB1 SB2

DC1
SC1 SC2

iO ( t )

DB1

DC1

iO ( t )
SA1
D A3

SB1

D B3

SC1

D C3

A
DA3 DA4

B
DB3 DB2
DB4

C
DC3
DC4

CO

RO

+ V O

A
DA3 DA4

B
DB3
DB2
D B4

C
DC3 DC2
DC4

CO

RO

+ V O

CO
SA2
D A4

RO

+ V O

SB2

D B4

SC2

DC4

D A2

DC2

D A2

D A2

DB2

DC2

LA
iA ( t )
vA ( t )

LB

LC
iC ( t )
vC ( t )

LA
iA (t )
vA ( t )

LB

LC
iC ( t )
vC ( t )

LA
iA ( t )
vA (t )

LB

LC
iC ( t )
vC ( t )

iB ( t )
vB ( t )

iB ( t )
vB (t )

iB ( t )
vB (t )

a)
200V
200V

b)
200V

c)
Id ( t )
100V

Id ( t )
100V
100V

Id ( t )

Iq ( t )
0V
0V

Iq ( t )
0V

Iq ( t )

-100V 0s V(Id)*50 20ms V(Iq)*50 40ms 60ms Time 80ms 100ms 120ms 140ms

-100V 0s V(Id)*50 20ms V(Iq)*50 40ms 60ms Time 80ms 100ms 120ms 140ms

-100V 0s V(Id)*50 20ms V(Iq)*50 40ms 60ms Time 80ms 100ms 120ms 140ms

d)
425V 425V 420V 420V

e)
425V 420V

f)

410V

410V

410V

400V

400V

400V

395V 30ms V(Vo)

40ms

50ms Time

60ms

70ms

80ms

395V 30ms V(Vo)

40ms

50ms Time

60ms

70ms

80ms

395V 30ms V(Vo)

40ms

50ms Time

60ms

70ms

80ms

g)

h) Fig. 5-38 Resposta ao degrau para as malhas de corrente e de tenso em diferentes retificadores.

i)

145

Para verificar o efeito da aplicao da modulao vetorial sobre o rendimento dos retificadores, mais especificamente sobre as perdas por comutao, foram realizadas simulaes utilizando os modelos realsticos dos semicondutores. A estratgia de controle e os parmetros considerados so os mesmos das simulaes anteriores, o modelo utilizado para os interruptores foi o do IGBT BSM50GB100D e o modelo utilizado para os diodos foi o do diodo HFA25TB60. Nestas simulaes foram retiradas as resistncias em srie com os indutores de entrada. Os resultados das simulaes para diferentes freqncias de comutao so apresentados na Tabela 5-7.
Tabela 5-7 Rendimento dos retificadores para diferentes estratgias de modulao.

Modulao Vetorial PWM Complementar PWM Convencional Vetorial PWM Complementar PWM Convencional

Controle Vetorial Vetorial Variveis Reais Vetorial Vetorial Variveis Reais

Retificador Freqncia Rendimento Y_1 10kHz 95,44% Y_1 Y_1 Y_1 Y_1 Y_1 10kHz 10kHz 100kHz 100kHz 100kHz 95,05% 95,42% 91,65% 87,10% 91,61%

A modulao PWM complementar aplicada ao retificador Y_1 utiliza uma lgica em que no semi-ciclo negativo das tenses de entrada aplicado ao interruptor o sinal complementar ao obtido pela comparao da transformao inversa das razes cclicas de eixo direto e de eixo em quadratura com a triangular (Fig. 5-39).
100A

0A

SEL>> -100A I(L1) 1.0V

0.5V

0V 12ms

14ms V(D1real)/5

16ms

18ms

20ms Time

22ms

24ms

26ms

28ms

30ms

Fig. 5-39 Corrente e razo cclica para a fase A utilizando a modulao PWM complementar.

146

Neste caso, a razo cclica no fica saturada e o rendimento do conversor menor, no caso da modulao PWM convencional e da modulao vetorial, ocorrem perodos em que h saturao (D(t)1) como apresentado na Fig. 5-40. Com isso, o rendimento do conversor mais elevado, porm, no caso da modulao PWM convencional aparecem maiores distores nas correntes de entrada [22][57].
92A

92A

50A

50A

0A

0A

-50A SEL>> -96A I(L10) 4.0V

-50A SEL>> -89A I(L10) 1.0V

2.0V

0.5V
0V

-2.0V 60ms 62ms V(DA)/5

64ms

66ms

68ms

70ms Time

72ms

74ms

76ms

78ms

80ms

0V 60ms 62ms V(DA)/5

64ms

66ms

68ms

70ms Time

72ms

74ms

76ms

78ms

80ms

a) Modulao PWM convencional. b) Modulao Vetorial. Fig. 5-40 Corrente e razo cclica para a fase A.

Para uma breve anlise comparativa sobre os diferentes arranjos de semicondutores dos retificadores estudados, foram utilizados os parmetros de desempenho definidos em [24] e apresentados nas expresses (5.1), (5.2) e (5.3). PO ISn MAX
Sn MED

S =

V
n

, D =

Sn MAX

V
n

PO I Dn MAX

Dn MAX

(5.1) (5.2)

pS =

I
n

IO

, pD =
Sn MAX

I
n

Dn MED

IO

sP =

V
n

ISn MED

(5.3)

PO

Sendo:

S , D - fator de utilizao dos interruptores ou diodos;

pS , pD - fator de perda por conduo dos interruptores ou diodos; sP - fator de perda por comutao dos interruptores, representa a potncia

comutada mdia dos interruptores de um conversor. A Tabela 5-8 mostra uma comparao dos resultados de simulao dos retificadores estudados, incluindo o nmero de interruptores (S), o nmero de diodos de baixa freqncia (DBF), o nmero de diodos de alta freqncia (DAF) e os ndices de desempenho definidos anteriormente.

147

Tabela 5-8 Comparao entre retificadores.

S
P
SA1 SB1 SC1

pS

sP

DBF

DAF

pD

DA1

DB1

DC1

iO ( t )

A
SA2 DA2

B
SB2

C
SC2

+
DC2

DB2

CO

RO

V O

0,102

0,474

0,474

0,102

2,510

LA
iA (t )
vA ( t )

LB

LC
iC ( t )
vC ( t )

iB (t )
vB ( t )

P
DA1 DB1

DC1

iO ( t )
DC5

DA3

D A5

SA

B
D A6

DB3

DB5

SB
DB4 DB6

DC3

SC
DC4 DC6

DA4
D A2

CO

RO

+ V O

DB2

DC2

0,205

1,013

1,013

12

0,034

6,073

LA
iA (t )
vA (t )

LB

LC
iC (t )
vC ( t )

iB ( t )
vB ( t )

P
DA1
SA1 SA2

DB1
SB1 SB2

DC1
SC1 SC2

iO (t )

A
DA3 DA4

B
DB3
DB2
D B4

C
DC3 DC2
D C4

CO

RO

+ V O

D A2

0,102

1,013

1,013

12

0,051

3,042

LA
iA ( t )
vA (t )

LB

LC
iC (t )
vC ( t )

iB ( t )
vB ( t )

P
DA1 DB1 DC1

iO ( t )
DC3 DC5

SA1

A
SA2

DA3

D A5

SB1

DB3

DB5

SC1

C
SC2 D C4

DA4

D A6

SB2

DB4

DB6

DC6

CO

RO

+ V O

DA2

DB2

DC2

0,102

1,013

1,013

18

0,034

5,115

LA
iA (t )
vA (t )

LB

LC
iC (t )
vC ( t )

iB ( t )
vB ( t )

P
DA1
DB1 DC1

iO ( t )
DC5

DA3

DA5

SA

B
DA6

DB3

DB5

SB
DB4 DB6

DC3

+
CO
RO

SC
DC4 DC6

V O

DA4
DA2

DB2

DC2

0,247

0,507

0,507

18

0,047

4,967

LA
iA ( t )
vA ( t )

LB

LC
iC ( t )
vC ( t )

i B (t )
vB (t )

P
DA1
SA1 SA2

DB1
SB1 SB2

DC1
SC1 SC2

iO ( t )

A
DA3 DA4

B
DB3
DB2
D B4

C
DC3 DC2
DC4

+
CO
RO

V O

D A2

0,123

0,487

0,487

12

0,056

2,546

LA
iA (t )
vA ( t )

LB

LC
iC ( t )
vC ( t )

iB (t )
vB ( t )

P
DA1 DB1 DC1

iO (t )
SA1
D A3

SB1

D B3

SC1

DC3

CO
SA2
D A4
SB2 D B4 SC2 D C4

+ V O
RO

D A2

DB2

DC2

0,123

0,487

0,487

12

0,051

2,587

LA
iA ( t )
vA ( t )

LB

LC
iC ( t )
vC ( t )

iB ( t )
vB (t )

D1 SA1 SB1 SC1

P
iO ( t )

DA1

DB1

DC1

A
SA2
DA2

B
SB2

C
SC2

+
DC2

DB2

CO

RO

V O

D2

0,123

0,487

0,487

0,087

3,63

LA
iA (t )
vA ( t )

LB

LC
iC ( t )
vC (t )

iB (t )

vB ( t )

148

Para uma anlise mais aprofundada sobre os arranjos de interruptores destas estruturas necessria a deduo analtica dos esforos de tenso e corrente e ndices de desempenho para todas as estruturas. A escolha de uma ou outra estrutura influenciada por fatores como o nmero de interruptores, nmero de diodos de alta e baixa freqncia, rendimento, distribuio de perdas, capacidade de tenso e corrente dos semicondutores, etc.

5.6. Concluso
Foram aplicadas as estratgias de modulao vetorial aos retificadores unidirecionais de dois nveis Y_2, _2, Ponte_1 e Ponte_2. A mesma estratgia de modulao desenvolvida no Captulo 3 pode ser aplicada a outros retificadores unidirecionais de dois nveis conectados em Y e a estratgia de modulao desenvolvida no Captulo 4 pode ser aplicada a outros retificadores unidirecionais de dois nveis conectados em . A modulao desenvolvida para o retificador unidirecional de dois nveis Ponte_1 semelhante dos casos anteriores, em que um interruptor fica aberto ou fechado durante todo um setor de corrente, podendo ser aplicada a outros retificadores conectados em ponte. Para todos os retificadores a seqncia de vetores a mesma, sendo necessria a adaptao destas seqncias quando ocorre a inverso do sentido de corrente em cada fase, para os retificadores unidirecionais. Verifica-se tambm que os modelos desenvolvidos no Captulo 2 podem ser aplicados a todos retificadores estudados com a utilizao de uma lgica adequada para a adaptao dos sinais de comando modulao utilizada. Uma metodologia para a aplicao da modulao vetorial aos retificadores unidirecionais de dois nveis foi proposta, na qual no necessrio definir-se os setores dos vetores, apenas a imposio dos setores de corrente em fase com as tenses de entrada. Foram verificados atravs de simulao, os efeitos da aplicao de diferentes tcnicas de modulao sobre as perdas por comutao e analisados os ndices de desempenho dos arranjos de semicondutores para os retificadores estudados.

149

Captulo 6 Projeto e Implementao do Estgio de Potncia

6.1. Introduo
Neste captulo sero apresentadas as etapas para o projeto e implementao do estgio de potncia de um prottipo para o ensaio das estruturas apresentadas nos captulos 3 e 4. Para a implementao de um prottipo que permita a realizao dos retificadores conectados em Y e em foi utilizado um jumper de potncia que permite alternar entre estas estruturas. O dimensionamento dos indutores e capacitores foi igual para as duas estruturas e o dimensionamento dos componentes semicondutores foi realizado para atender estrutura que exigisse maiores esforos. Tambm apresentada uma breve descrio do hardware utilizado para o condicionamento de sinais e a troca de informaes entre o estgio de potncia e o DSP TMS320LF2407. Como parte destes circuitos tm-se os sensores de tenso e corrente, os circuitos de comando (drivers), a fonte auxiliar, os transformadores de sincronismo, os circuitos para a converso digital-analgica (D/A), etc.

6.2. Dimensionamento do Estgio de Potncia

Com a aplicao das estratgias de modulao dos captulos anteriores o dimensionamento do estgio de potncia realizado aplicando as expresses desenvolvidas em [27] e no Anexo D. Apresenta-se nas sees a seguir, os clculos para o dimensionamento dos indutores de entrada, do capacitor de sada e dos esforos de tenso e corrente nos semicondutores, considerando-se as especificaes de projeto apresentadas na Tabela 6.1.

150

Tabela 6.1 Especificaes de projeto.

Potncia de sada (PO) Tenso de sada (VO) Tenso eficaz de fase de alimentao (VEF) Freqncia da rede (fF) Freqncia de comutao (fS) Rendimento do conversor () Ondulao na corrente de fase (porcentagem da corrente de pico) (I%) Ondulao na tenso de sada (porcentagem da tenso de sada nominal) (VO%) 6.2.1. Clculos Preliminares e Condies de Operao Corrente eficaz de entrada:

20 kW 700 V 220 V 60 Hz 10 kHz 95% 10% 0,5%

I EF =

PO = 32 A 3 VEF

(6.1)

Corrente de pico e tenso de pico:

I P = 2 I EF = 45, 23 A , VP = 2 VEF = 311 V

(6.2)

Resistncia equivalente de fase:

(1 ) PO
R SE = 3 I2 EF = 0,32

(6.3)

6.2.2. Dimensionamento dos Indutores de Entrada

O dimensionamento dos indutores de entrada igual para os retificadores Y_1 e _1. Valor da indutncia:
L= 3 VP2 ( 2 VO 3 VP ) = 2, 4 mH fS I% 4 PO VO (6.4)

151

Corrente eficaz no indutor:

I LEF =

2 PO = 32A 3 VP

(6.5)

Corrente de pico no indutor:

I LP = 2 PO I% 1 + = 47,5 A 3 VP 2

(6.6)

Corrente mdia no indutor:

I LMED = 0 (6.7)

Tenso de pico no indutor:

VLP = VP VO + = 389 V 2 3 (6.8)

6.2.3. Dimensionamento do Capacitor de Sada

Como primeira iterao para o projeto do capacitor de sada, utilizou-se o critrio da mxima ondulao em alta freqncia. Valor da capacitncia: CO = PO ( 2 VO 3 VP ) = 274 F 3 2 fS VO VO % (6.9)

Corrente eficaz no capacitor:

ICOEF = PO 0, 613 VO 2 VP + 1 = 18, 67 A VO 2 VP

(6.10)

Corrente de pico no capacitor: ICOP = PO = 28,57 A VO (6.11)

Corrente mdia no capacitor: ICOMED = 0 (6.12)

Tenso no capacitor: VCOEF VCOMED VO = 700 V (6.13)

Considerando um hold-up time de 10ms e uma variao da tenso de sada de 10% tm-se pela expresso (6.14):

152

CO =

2 PO Thold-up
2 VO ( 0,9 VO ) 2

= 4296 F

(6.14)

Utilizou-se a associao em paralelo de quatro conjuntos de dois capacitores em srie do tipo B43875A5228Q000 da EPCOS com 2200F/450V. Sendo que para capacitor tem-se uma resistncia srie equivalente de 0,048 com uma capacidade de corrente de 7,7 A (dados retirados das curvas fornecidas pelo fabricante para a freqncia de operao do capacitor). A perda na capacitncia equivalente de 4400 F dada por (6.15). PCAP = rseCAP ICOEF 2 = 8, 4 W 4 (6.15)

Para a equalizao das tenses sobre os grupos de capacitores em paralelo foram utilizados dois resistores de 18k/20W, sendo a perda em cada um destes resistores dada pela expresso (6.16).
VO 2 = = 6,8 W R EQ
2

PREQ

(6.16)

6.2.4. Dimensionamento dos Interruptores

No dimensionamento dos interruptores consideram-se os esforos da conexo Y, pois so maiores que os da conexo . Corrente eficaz no interruptor:
ISEF = PO VO 1, 63 VP = 15 A 5, 7 VO VP

(6.17)

Corrente de pico no interruptor:

ISP = I LP = 2 PO 3 VP I% 1 + = 47,5 A 2

(6.18)

Corrente mdia no interruptor:

ISMED = PO 4 2 VP = 8, 74 A VP 3 3 VO

(6.19)

Tenso de pico no interruptor:

VSP VO = 700 V

(6.20)

153

O interruptor escolhido o IGBT SKM50GAL123D da Semikron com as seguintes caractersticas (dados retirados das curvas fornecidas pelo fabricante para a corrente de operao do IGBT): VCEm ax = 1200 V ; ICm ax = 40 A @80 C ; VCEon = 1, 75 V @ISMED ; R JCS = 0, 4 C W ; R CHS = 0, 05 C W ; TJSmax = 150 C ; ESon = ESoff = 20 mW s @ISMED . Perdas por conduo: PScond = VCEon ISMED = 15,3 W Perdas por comutao na entrada em conduo: PSon = ESon fS = 20 W Perdas em comutao no bloqueio: PSoff = ESoff fS = 20 W Perdas totais no interruptor: PS = PScond + PSon + PSoff = 55,3 W
6.2.5. Dimensionamento dos Diodos DI12

(6.21)

(6.22)

(6.23)

(6.24)

Corrente eficaz nos diodos DI12:

I DI12EF = PO VO + 6,1 VP = 19,91 A 43 VO VP

(6.25)

Corrente de pico nos diodos DI12:

I DI12P = I LP = 2 PO 3 VP I% 1 + = 47,5 A 2

(6.26)

154

Corrente mdia nos diodos DI12:

I DI12MED = PO = 10 A 3 VO (6.27)

Tenso de pico nos diodos DI12: VDI12P VO = 700 V (6.28)

Para o diodo D1 foi utilizado o diodo do mdulo SKM50GAL123D com as seguintes caractersticas (dados retirados das curvas fornecidas pelo fabricante para a corrente de operao do diodo): VD1m ax = 1200 V ; I D1m ax = 40 A @ 80 C ; VF_D1 = 1, 4 V @I D1MED ;
R JC_D1 = 0, 7 C W ; R CH_D1 = 0, 05 C W ;

TJD1max = 150 C ; E D1off = 1 mJ @ID1MED . Perdas por conduo no diodo D1: PD1cond = VF_D1 I D12MED = 14 W Perdas por comutao no bloqueio do diodo D1: PD1off = E D1off fS = 10 W Perdas totais diodo D1: PD1 = PD1cond + PD1off = 24 W (6.31) (6.30) (6.29)

Para o diodo D2 foi utilizado o diodo HFA30PB120 a IR (International Rectifier) com as seguintes caractersticas (dados retirados das curvas fornecidas pelo fabricante para a corrente de operao do diodo): VD2m ax = 1200 V ; I D2m ax = 30 A @100 C ; VF_D2 = 1,5 V @I D2MED ;
R JC_D2 = 0,36 C W ; R CH_D2 = 0,5 C W ;

155

TJD2max = 150 C ; Q rr D2 = 1500 nC @I D2MED . Perdas por conduo no diodo D2: PD2cond = VF_D2 I D12MED = 15 W Perdas por comutao no bloqueio do diodo D2: PD2off = Q rrD2 VO fS = 5,3 W 2 (6.33) (6.32)

Perdas totais diodo D2: PD2 = PD2cond + PD2off = 20,3 W (6.34)

6.2.6. Dimensionamento dos Diodos DI34

Corrente eficaz nos diodos DI34: I DI34EF = PO = 22, 6 A 3 VP

I% 1 + = 47,5 A 2

(6.35)

Corrente de pico nos diodos DI34:

I DI34P = I LP = 2 PO 3 VP

(6.36)

Corrente mdia nos diodos DI34: I DI34MED = 2 PO = 14, 4 A 3 VP (6.37)

Tenso de pico nos diodos DI34: VDI34P VO = 700 V (6.38)

Para os diodos D34 foram utilizados diodos HFA30PB120 e consideradas as mesmas caractersticas que foram utilizadas para os diodos D2. A queda de tenso em conduo para estes diodos VF_D34 = 1,8 V @I D34MED . Perdas por conduo nos diodos D34: PD34cond = VF_D34 I D34MED = 25,91 W Perdas por comutao no bloqueio do diodo D34: PD34off = Q rrD34 VO fS = 5, 25 W 2 (6.40) (6.39)

156

Perdas totais diodo D34: PD34 = PD34cond + PD34off = 31,16 W (6.41)

6.2.7. Dimensionamento dos Diodos DI56

Corrente eficaz nos diodos DI56: d

I DI56EF = PO 0, 43 VO 0, 027 VP = 12 A VP VO

(6.42)

Corrente de pico nos diodos DI56: y

I DI56P = I LP = 2 PO 3 VP I% 1 + = 47,5 A 2

(6.43)

Corrente mdia nos diodos DI56: d

I DI56MED = PO VP 0,106 VO 0, 004 VP = 7, 07 A VO

(6.44)

Tenso de pico nos diodos DI56: VDI56P VO = 700 V (6.45)

Para os diodos D56 foram utilizados diodos HFA30PB120 e consideradas as mesmas caractersticas que foram utilizadas para os diodos D2. A queda de tenso em conduo para estes diodos VF_D56 = 1,3 V @I D56MED . Perdas por conduo nos diodos D56: PD56cond = VF_D56 I D56MED = 9,19 W Perdas por comutao no bloqueio do diodo D56: (6.46)

PD56off =

Q rrD56 VO fS = 5, 25 W 2

(6.47)

Perdas totais diodo D56: PD56 = PD56cond + PD56off = 14, 44 W (6.48)

6.2.8. Dimensionamento do Dissipador

Para o dimensionamento do dissipador consideraram-se a temperatura ambiente TA = 45 C e o circuito equivalente apresentado na Fig. 6-1.

157

SKM50GAL123D D1A SA

TJS = 150 C
55,3W

TJD1 = 150 C
24W

HFA30PB120
D 2A

HFA30PB120
D3A
TJD34 = 150 C

HFA30PB120
D 4A
TJD56 = 150 C

HFA30PB120
D5A

HFA30PB120

D6A TJD34 = 150 C

TJD2 = 150 C
20,3W

TJD2 = 150 C
14, 44W

31,16W
0,36 C W R JCD2

31,16W
0,36 C W R JCD3

14, 44W
0,36 C W R JCD5

0, 4 C W

R JCS 0, 7 C W R JCD1 TCSKMmin = 127,8 C

79,3W

0,36 C W

0,36 C W R JCD4

R JCD6

0, 05 C W

R CHSKM
THA
PDA

0,5 C W

0,5 C W RCHD2

0,5 C W RCHD3

R CHD4

0,5 C W

0,5 C W RCHD5

RCHD6

THSKM = 123,9 C

PDB

PDC

THD2 = 132,5 C

THD3 = 123,1 C

THD4 = 123,1 C

THD5 = 137, 6 C

THD6 = 137, 6 C

572,6W
0,136 C W

THmin = 123,1 C

R HAmax

TA = 45 C

Fig. 6-1 - Circuito eltrico equivalente.

Para a temperatura de juno mxima do modulo SKM50GAL123D, determina-se a temperatura do encapsulamento devida variao de temperatura no IGBT (6.49) e no diodo D1 do mdulo (6.50). TCS = TJSmax PS R JCS = 127,87 C TCD1 = TJD1max PD1 R JCD1 = 133,17 C (6.49) (6.50)

Escolhendo a menor das temperaturas anteriores determina-se a temperatura do dissipador considerando-se as perdas nos dois componentes do modulo SKM50GAL123D (6.51).
THSKM = TCS R CHS ( PS + PD1 ) = 123,9 C

(6.51)

A temperatura do dissipador devida a perda nos diodos D2 dada por (6.52) e a temperatura do dissipador devida a perda nos diodos D34 dada por (6.53).
THD2 = TJD2max PD2 ( R JCD2 + R CHD2 ) = 132,55 C THD34 = TJD34max PD34 ( R JCD34 + R CHD34 ) = 123,19 C

(6.52) (6.53)

Em (6.54) tm-se a temperatura do dissipador devida a perda nos diodos D56.

THD56 = TJD56max PD56 ( R JCD56 + R CHD56 ) = 137,58 C

(6.54)

Utilizando o menor valor de temperatura do dissipador para todos os componentes, apresentado na Fig. 6-1 e considerando a perda de potncia em todos os semicondutores das trs fases (6.55)determina-se a mxima resistncia trmica para o dissipador (6.56).
PSEMI = 3 ( PS + PD1 + PD2 + PD34 + PD56 ) = 572,56 W

(6.55)

158

R HAmax =

THD34 TA = 0,136 C W PSEMI

(6.56)

O dissipador escolhido foi o P16/400 da Semikron com dois ventiladores SK2120AC, onde resistncia trmica considerada foi a do dissipador P16/300 com ventilador SKF16B-230-01que R HA = 0, 036 C W . Recalculando a temperatura do dissipador para esta resistncia trmica tm-se (6.57). TH = TA + R HA PSEMI = 65, 61 C As temperaturas mximas recalculadas para os semicondutores so: Temperatura do encapsulamento do mdulo SKM50GAL123D:
TCSKM = TH + R CHS ( PS + PD1 ) = 69,57 C

(6.57)

(6.58)

Temperatura da juno do interruptor: TJS = TCSKM + R JCS PS = 91, 7 C (6.59)

Temperatura da juno dos diodos D1: TJD1 = TCSKM + R JCD1 PD1 = 86, 4 C (6.60)

Temperatura da juno dos diodos D2:

TJD2 = TH + PD2 ( R JCD2 + R CHD2 ) = 83, 06 C

(6.61)

Temperatura da juno dos diodos D34:

TJD34 = TH + PD34 ( R JCD34 + R CHD34 ) = 92, 41 C

(6.62)

Temperatura da juno dos diodos D56:

TJD56 = TH + PD56 ( R JCD56 + R CHD56 ) = 78 C

(6.63)

6.3. Hardware para Condicionamento de Sinais e Interface com o DSP

A estrutura para condicionamento de sinais e interface com o DSP TMS320LF2407 representada pelo diagrama de conexes da Fig. 6-2. Este diagrama mostra as conexes entre as partes do sistema e as variveis de conexo entre as placas do prottipo.

159

Transformadores de Sincronismo Pr Carga Sinc_A, Sinc_B Sinc_C

Sensores de Tenso e Corrente Vsens, IsensA, IsensB, IsensC, +15V, -15V, GND

IGBTs

GA, EA, CA, GB, EB, CB, GC, EC, CC Drivers

RelePre, 24V Condicionamento de Sinais Fontes Auxiliares 15V_A, 15V_B, 15V_C, PWMA, PWMB, PWMC GND, Inibe Sinc_ADSP, Sinc_BDSP, Sinc_CDSP, VoDSP, IADSP, IBDSP, ICDSP, GND PWMADSP, PWMBDSP, PWMCDSP, InibeDSP +15V, -15V, 5V, GND

+15V, -15V, 5V, 15V_A, 15V_B, 15V_C, GND

DAs

Sel_1-4 B0-7Var1 B0-7Var2 B0-7Var3 GND

DSP

Fig. 6-2 Diagrama de conexes.

6.3.1. Filtros Anti Aliasing

Para evitar o efeito de aliasing [58]-[59] na amostragem de correntes foram utilizados filtros analgicos anti aliasing cuja funo de transferncia apresentada na expresso (6.64). G FAA ( s ) = K s+K (6.64)

A freqncia de corte do filtro deve ficar na metade da freqncia de amostragem utilizada (6.65). K = fA (6.65)

A implementao deste filtro com amplificador operacional mostrada na Fig. 6-3.

Ca Ra

Rb

Vin

Rb

Vout

0
Ca

Ra

Fig. 6-3 Filtro anti aliasing.

160

Para f A = 10 kHz e considerando Ra = Rb = 10 k , determina-se os valores de Ca e Cb conforme a expresso (6.66). Ca = Cb = 1 = 3,18 nF K Ra (6.66)

Detalhes da conexo destes filtros com outras partes do circuito de condicionamento de sinais so apresentados no anexo E.
6.3.2. Amostragem das Correntes de Entrada

Os sensores de corrente utilizados para a amostragem das correntes de entrada do retificador foram os LA55-P da LEM, com uma corrente nominal de 50 A e um ganho de amostragem de 1:1000. Foi utilizado um resistor de amostragem de 56 . O sinal amostrado foi grampeado em um nvel da metade de 3,3 V, sinal este definido pelo regulador TPS77633D da Texas Instruments, para que a excurso da amostra de corrente no possua valores negativos. Este sinal foi atenuado com um ganho do amplificador operacional de 22k/47k, sendo finalmente limitado pelo CI limitador TL7726 da Texas Instruments que limita a faixa de variao de 0 a 3,3 V para a proteo das entradas de converso analgico digital (A/D) do DSP utilizado, conforme a Fig. 6-4.
C1 3.3nF R1 10k 4 4 4 +15V 1

V+

R2 IsensA R4 56 GND R7

10k

V+

V+

15V 7

10

+15V R3 8 100 2 TL7726 U10 1 IADSP

U1B OUT LF347 V6 10k -

U1A LF347 OUT V-

-15V 11

11

R5 22k

11

-15V R6 47k

V-15V R10 22k

02

U1C LF347 OUT

09

R8 10k 3,3V C2 3.3nF R12 22k

R11 R9 22k 22k

GND

Fig. 6-4 Amostragem das correntes de entrada.

Detalhes do circuito utilizado para a amostragem das correntes de entrada podem ser verificados no anexo E.
6.3.3. Amostragem da Tenso de Sada

O sensor de tenso utilizado para a amostragem da tenso de sada do retificador foi o LV25-P/SP8 da LEM, com uma corrente nominal no primrio de 6,7 mA, sendo utilizado um resistor de amostragem de 108 k (4X27k/5W).

161

O ganho de amostragem de 3725:1000 e no secundrio foi utilizado um resistor de 120 . Este sinal foi tambm foi limitado pelo CI limitador TL7726, como pode ser verificado na Fig. 6-5.
RSENSVB 27k/5W RSENSVA 27k/5W VoP VoN RSENSVD 27k/5W

C13 3.3nF R37 10k 4

R38 10k
+

Vsens R40 120 GND R41 10k 6 -

U3B LF347OUT V-

V+

_ HT 27k/5W + HT RSENSVC LV25P/SP8

15V 7 100 R39 -15V 5 TL7726 U10 1 GND VoDSP

100n 100n

0
-15V GND +15V Vsens

11 R42 10k C14 3.3nF

Fig. 6-5 Amostragem da tenso de sada.

6.3.4. Sincronismo

Para a amostragem dos sinais de sincronismo das trs fases foram utilizados trs transformadores monofsicos com 380 V no primrio e 10 V no secundrio, com a conexo - conforme a Fig. 6-6.
T1 Vf aseA 1 3 VsincA

2 T2 Vf aseB 1

4 3

VsincB

2 T3 Vf aseC 1

4 3

VsincC

Fig. 6-6 Transformadores de sincronismo.

O sinal amostrado obtido atravs de trs filtros passivos de segunda ordem com resistores de 10 k como carga, utilizando a conexo Y [57], desta forma, obtm-se trs sinais senoidais em fase com as tenses da rede. Os pulsos de sincronismo so gerados a partir da comparao destes sinais com zero, utilizando um comparador com histerese cuja sada em 3,3 V definida pelo regulador TPS77633D, como mostrado na Fig. 6-7.

162

R49 3.3k +15V 3 2 5K1 1 R51 R54 GND 100n C31 R57 VsincA 470 1k 10k 4 R58 C32 56n R56 10k 10k R59 100p U6 2 C30 3 + 33k R52 4.7k R53 10k 1k R55 Q2 2N2222 8 5 R503,3V 82

C29 2.2p

V+ B

B/S

6 7 1

VsincADSP

LM311 OUT VG

GND

-15V

Fig. 6-7 Gerao do pulso de sincronismo para a fase A.

6.3.5. Circuitos de Comando e Protees

Para o comando dos IGBTs SKM50GAL123D forma utilizados os circuitos de comando dedicados (drivers) SKHI10/12 da Semikron, com as seguintes caractersticas principais: Comando de IGBTs com VCE de at 1200 V; Compatvel com entradas TTL e CMOS; Proteo contra curto-circuito atravs do monitoramento da tenso VCE do IGBT; Desligamento suave na condio de curto-circuito; Isolao por foto-acoplador. Monitorao de sub-tenso na fonte de alimentao. Sada do sinal de erro com lgica em nvel alto ou baixo; Fonte interna isolada.

O nvel dos sinais de sada dos moduladores PWM do DSP 0 V ou 3,3 V, para adaptar estes sinais ao nvel de tenso dos circuitos lgicos e a entrada dos circuitos de comando so utilizados buffers (CI 7407) com a sada em coletor aberto conectada aos 15 V. Foi implementada uma proteo por software que utiliza um sinal de controle (INIBE) atravs do pino de I/O IOPE_7, que inibe os pulsos de comando dos IGBTs caso a tenso de sada esteja fora dos limites mnimo e mximo. Para este sinal, utiliza-se o mesmo tipo de buffer para a adaptao do sinal e para a conexo com o pino de RESET dos circuitos de comando.

163

Esta proteo tambm inibe os comandos dos IGBTs na partida do DSP e em situaes em que ocorra o reset do DSP, j que neste caso, o estado dos pinos dos PWMs em nvel alto. Detalhes do hardware de condicionamento de sinais do DSP para os circuitos de comando tambm podem ser observados no anexo E. Alm da proteo dos circuitos de comando e da proteo por software foram utilizados fusveis ultra-rpidos Silized/Siemens de 35 A na entrada do retificador.
6.3.6. Conversores D/A

Para a visualizao dos sinais internos do DSP foram utilizados trs conversores digital-analgico (D/A) de 8 bits com redes R2R [60] e 4 entradas de seleo das variveis a serem convertidas, utilizando 4 pinos de I/O da porta F do DSP (PF_0-3). A Fig. 6-8 mostra o esquema eltrico do conversor D/A utilizado, juntamente com um amplificador para o ajuste do ganho de amostragem.
4 + V+ 3 15V 1 5 -15V 11 + 4 15V 7 PT_1

0
2 16.5k R3 R11 33k R12 33k R4 R13 33k 16.5k R5 16.5k R6 16.5k 16.5k 16.5k 16.5k R7 R8 R9 R10 33k R16 33k R17 33k R18 33k R19 33k -

V-

0
6 -

U1B LF347OUT V-

V+

U1A LF347OUT

Var1 -15V

R14 33k

R15 33k

11

R1 82k

R2 27k

3 2

1 50K1

0
B0Var1 B1Var1 B2Var1 B3Var1 B4Var1 B5Var1 B6Var1 B7Var1

C1 5pF

Fig. 6-8 Conversor DA de 8 bits e amplificador para ajuste de ganho.

Estes conversores so conectados aos pinos de I/O das portas A, B e C do DSP, podendo ser escolhidas vrias combinaes de variveis para a visualizao. Assim, possvel monitorar os sinais de sincronismo, as razes cclicas, as amostragens de tenso e corrente, as variveis transformadas, etc.

6.4. Fontes Auxiliares e Circuito de Pr-Carga

Para a alimentao das placas de condicionamento de sinais, sensores, circuitos de comando, foi projetada uma fonte linear com sete sadas: Sada 1: +15V/500mA para a alimentao dos CIs das placas de condicionamento de sinais e D/As, sensores de corrente e tenso.

164

Sada 2: -15V/500mA para a alimentao dos CIs das placas de condicionamento de sinais e D/As, sensores de corrente e tenso. Sada 3: +24V/500mA para a alimentao da bobina do contactor de pr-carga. Sada 4: +5V/300mA para a alimentao dos CIs lgicos das placas de condicionamento de sinais e DAs. Sada 5: +15V/500mA para a alimentao da placa do circuito de comando para o interruptor SA. Sada 6: +15V/500mA para a alimentao da placa do circuito de comando para o interruptor SB. Sada 7: +15V/500mA para a alimentao da placa do circuito de comando para o interruptor SC. O esquema eltrico da fonte implementada mostrado no anexo E. Na partida do retificador so inseridos em srie com cada uma das fases resistores de 6,8/50W para limitar a corrente de carga do capacitor de sada e aps, estes resistores so curto-circuitados atravs de um contator (CWM40) cujo circuito de controle apresentado na Fig. 6-9 [61].
R2 10k 3 2 1 50K1 2 +15V R1 U1 + 8 5 1k5 6 7 1 SW1 microchav e TIP42B D2 LED Verde R3 1k D1 D1N4004 RelePre Q1 24V

LM311 OUT R5 10k C1 V4 3 G

33uF/63V

V+ B

B/S

GND

Fig. 6-9 Circuito de controle da bobina do contator.

O ajuste do tempo de atuao do circuito de pr-carga feito atravs do potencimetro de 5,1 k. O esquema eltrico completo das placas utilizadas no prottipo encontra-se no Anexo E.

6.5. Concluso
Neste capitulo so apresentados o dimensionamento do estgio de potncia, a definio dos componentes de potncia utilizados, sensores, circuitos de sincronismo, circuitos de comando e realizada uma breve descrio sobre o hardware para o condicionamento dos sinais de entrada e sada do DSP.

165

Captulo 7 Controle Digital e Implementao em DSP

7.1. Introduo
Neste captulo so apresentadas as caractersticas da aplicao do controle digital aos retificadores do prottipo construdo, o projeto dos controladores digitais e a implementao das rotinas de controle e modulao em DSP.

7.2. Discretizao dos Modelos

Os parmetros utilizados no projeto dos controladores digitais de corrente e no controlador digital de tenso so apresentados na Tabela 7-1.
Tabela 7-1 - Parmetros do conversor.

Potncia de sada (PO) Tenso de sada (VO) Tenso eficaz de fase da rede (VEF) Tenso de pico de fase da rede (VP) Tenso eficaz de linha de rede (VL) Freqncia da rede (fF) Freqncia de comutao (fS) Rendimento do conversor () Resistncia de carga (RO) Capacitncia de sada (CO) Indutncia de entrada (L) Resistncia srie equivalente (rse) Freqncia de amostragem da malha de corrente (fAI) Freqncia de amostragem da malha de tenso (fAV) Ganho do conversor A/D (KAD) Ganho de amostragem de correntes (KAI)

20 kW 700 V 220 V 311 V 380 V 60 Hz 10 kHz 95% 24,5 4400F 2,4 mH 0,32 10 kHz 60 Hz
1 3,3

Ganho de amostragem de tenso (KAV) Ganho de desacoplamento (Kdesacopl)

Ganho do filtro anti aliasing (KFAA) Valor de pico do sinal triangular (VT)

1 22000 56 = 0, 0262 1000 47000 3725 120 = 0, 004138 1000 4 27000 2 fF L VT = 0, 08136 VO K AI K AD
31416 0,5

166

7.2.1. Malha de Corrente

A funo de transferncia para o projeto dos controladores de corrente dada pela expresso (7.1). id (s) VO K K 11,12 = AI AD = VT L s + R SE 0,0024 s + 0,32 d d '(s) (7.1)

Considerado a funo de transferncia do filtro anti aliasing projetado no captulo anterior, conforme (7.2), determina-se a funo de transferncia discretizada utilizada no projeto dos controladores discretos de corrente (7.3).

G FAA (s) = G IT ( z ) =

K 31420 = s+K s + 31420

(7.2) (7.3)

0,3205 z 0,1199 z 2 1,03 z 0,04264

7.2.2. Malha de Tenso

Para a determinao da funo de transferncia utilizada para o projeto do controlador de tenso utiliza-se a mesma anlise realizada no captulo 3, onde se considera que a malha de corrente mais rpida que a malha de tenso, resultando em (7.4) e (7.5). vO (s) K AV K AD = idref (s) K AI K AD 4 R P 2 L PO 1 SE 2O s 3 VP 3 VP2 3 Vp R O R 2 2 VO 1 + s CO O 2

(7.4)

vO (s) s 0, 000366 + 0,9552 = s 0, 0539 + 1 idref (s)

(7.5)

Incluindo a expresso (7.2) do filtro anti aliasing, determina-se a funo de transferncia discreta para o projeto do controlador digital de tenso, aplicando-se a transformada Z, como apresentado na expresso (7.6). G VT ( z ) = 0, 2487 z + 0, 005407 z 2 0,734 z (7.6)

167

7.3. Metodologia de Projeto dos Controladores Discretos

7.3.1. Controladores de Corrente

O projeto dos controladores discretos foi realizado considerando a resposta em freqncia do sistema controlado, para que se tenham metodologias de projetos semelhantes s aplicadas nos sistemas contnuos, como estudado no captulo 3. Para tanto, necessrio aplicar a transformao W [62] [58], onde a varivel z, substituda por uma funo de w dada pela expresso (7.7). TA w 2 z= T 1 A w 2 1+ corrente no plano W dada pela expresso (7.8). 5 1003 w + 44040000 G IT ( w ) = ( 20000 + w ) 2 8 6477 w + 119670000 w + 15800000000 funo de transferncia no plano W dada por (7.9). CI ( w ) = K I w + zI w (7.9) (7.8)

(7.7)

Com isso, a funo de transferncia utilizada para o projeto dos controladores de

O controlador de corrente utilizado do tipo proporcional mais integral (PI), cuja

A freqncia de corte para a malha de corrente foi definida em um dcimo da freqncia de comutao, resultando nas freqncias apresentadas em (7.10) e (7.11). f CI = fS = 1 kHz 10 (7.10) (7.11)

CI = 2 f CI = 6283,18 rad/s
igual a cinco vezes a freqncia da rede, conforme (7.12) e (7.13). f ZI = 5 f F = 300 Hz

O zero do controlador proporcional mais integral foi alocado em uma freqncia

(7.12) (7.13)

ZI = 2 f ZI = 1884,9 rad/s
freqncia que ocorrem quando a transformao para o plano W realizada [62].
fvCI = f AI f CI tan = 1, 034 kHz f AI

As expresses (7.14), (7.15) e (7.16) so utilizadas para corrigir as distores de

(7.14)

168

CI = 2 fvCI = 6498 rad/s

ZI = 2 f AI tan
ZI = 1891 rad/s 2 f AI

(7.15) (7.16)

O ganho do controlador definido de forma que se tenha a freqncia de corte desejada, como definido pela expresso (7.17).
1 w + ZI 5 1003 w + 44040000 ( 20000 + w ) 2 w 8 6477 w + 119670000 w + 15800000000

KI =

= 1,34
w = CI

(7.17)

A funo de transferncia do controlador de corrente dada por (7.18). C I ( z ) = a I z + bI z 1 (7.18)

As relaes dos parmetros deste controlador com os valores definidos no plano W so apresentadas nas expresses (7.19) e (7.20). aI = KI ( ZI Ta + 2 ) = 1, 471 2 (7.19) (7.20)

bI =

ZI Ta 2 = 0,827 ZI Ta + 2

A expresso (7.21) mostra a equao do controlador de corrente utilizado.

CI ( z ) = D ( z ) z 0,827 d = 1, 471 Erro Id ( z ) z 1 (7.21)

Utilizando este controlador o sistema apresenta o lugar das razes e a resposta em freqncia mostrados na Fig. 7-1 e na Fig. 7-2, respectivamente.

Fig. 7-1 Lugar das razes.

169

Fig. 7-2 - Diagrama de Bode.

A resposta ao degrau de referncia do sistema compensado mostrada na Fig. 7-3.

Fig. 7-3 Reposta ao degrau de referncia.

Separando-se as partes integral e proporcional do controlador tem-se a expresso (7.22), com os ganhos definidos pelas expresses (7.23) e (7.24). CI ( z ) = D ( z ) z d = K PI 1 + K II Erro Id ( z ) z 1 (7.22)

K II =

1 + bI = 0, 209 bI

(7.23) (7.24)

K PI = a I b I = 1, 217 controlador da corrente Id so dadas a seguir.

Desta forma, as equaes a diferena utilizadas para a implementao do

170

Expresso (7.25): erro de corrente Id.

Erro Id = IdREFFiltr Id D = 1, 217 Erro Id dP Expresso (7.27): parcela integral da razo cclica de eixo direto linha. D = D dI dIANT 0, 254 Erro Id Expresso (7.28): razo cclica de eixo direto linha total. D = D + D d dP dI

(7.25)

Expresso (7.26): parcela proporcional da razo cclica de eixo direto linha. (7.26)

(7.27)

(7.28)

Expresso (7.29): atualizao da parcela integral da razo cclica de eixo direto linha.

D (7.29) dIANT = D dI De forma semelhante, as equaes a diferena utilizadas para a implementao do controlador da corrente Iq so as que seguem. Expresso (7.30): erro de corrente Iq.
Erro Iq = Iq

(7.30)

Expresso (7.31): parcela proporcional da razo cclica de eixo em quadratura linha. D = 1, 217 Erro Iq qP (7.31)

Expresso (7.32): parcela integral da razo cclica de eixo em quadratura linha. D = D qI qIANT 0, 254 Erro Iq (7.32)

Expresso (7.33): razo cclica de eixo em quadratura linha total. D = D + D q qP qI (7.33)

Expresso (7.34): atualizao da parcela integral da razo cclica de eixo em quadratura linha. D qIANT = D qI (7.34)

Na Fig. 7-3 observa-se um elevado sobre-sinal na resposta ao degrau do sistema compensado. Para atenuar este efeito, inserido um filtro de referncia com um plo alocado na posio do zero do controlador de corrente (7.35)(7.36), desta forma a resposta do sistema passa a ser a mostrada na Fig. 7-4.

171

Fig. 7-4 Reposta ao degrau de referncia.

F(z) =
F(z) =

1 + bI z + bI
= 0,173 z 0,827

(7.35) (7.36)

IdREFFiltr ( z ) IdREF ( z )

A equao a diferenas para implementao do filtro de referncia mostrada na expresso (7.37). IdREFFiltr = 0,827 IdREFFiltrANT + 0,173 IdREFANT
7.3.2. Controlador de Tenso

(7.37)

Com a aplicao da transformao para o plano W, obtm-se a expresso para o projeto do controlador de tenso, conforme (7.38).

G VT ( w ) =

1 ( 2 + 0, 01666 w ) ( 508214 + 4054,88 w ) 2000 ( 2 + 0, 01666 w ) ( 266 + 14, 45 w )

(7.38)

O controlador de tenso utilizado tambm do tipo PI, cuja funo de transferncia no plano W dada por (7.39). CV ( w ) = Kp V w + zV w (7.39)

172

A freqncia de corte para a malha de tenso foi definida com sendo um dcimo da freqncia da rede, resultando nas freqncias apresentadas na expresso (7.40) e na expresso (7.41). f CV = fR = 6 Hz 10 (7.40) (7.41)

CV = 2 f CV = 37, 699 rad/s

freqncia do plo da planta, conforme (7.42) e (7.43).
f ZV = 1 R 2 CO O 2 = 2,95 Hz

O zero do controlador de tenso foi alocado em uma freqncia prxima a

(7.42) (7.43)

ZV = 2 f ZV = 18,95 rad/s
o plano W, tm-se as expresses (7.44), (7.45) e (7.46).
fv CV = f AV f CV tan = 6, 2 Hz f AV

Corrigindo as distores de freqncia que ocorrem quando da transformao para

(7.44) (7.45) (7.46)

CV = 2 fv CV = 38,99 rad/s
ZV = 2 f AV tan
ZV 2 f AV = 18, 7 rad/s

Pela expresso (7.47) determina-se o ganho do controlador de tenso para obter-se a freqncia de corte desejada.

KV =

w + ZV w

1 1 ( 2 + 0, 01666 w ) ( 508214 + 4054,88 w ) 2000 ( 2 + 0, 01666 w ) ( 266 + 14, 45 w )

= 2,11
w = CV

(7.47)

A funo de transferncia do controlador de tenso no plano Z dada pela expresso (7.48). CV ( z ) = a V z + bV z 1 (7.48)

As relaes dos parmetros do controlador de tenso com os valores definidos no plano W so apresentadas nas expresses (7.49) e (7.50).

173

aV =

Kp V ( ZV Ta + 2 ) = 2, 44 2

(7.49) (7.50)

bV =

ZV Ta 2 = 0, 73 ZV Ta + 2

Em (7.51) tem-se a funo de transferncia do controlador utilizado para o controle da corrente de eixo direto. CV ( z ) = IdREF ( z ) z 0,73 = 2, 44 Erro V ( z ) z 1 (7.51)

O lugar das razes e o diagrama de Bode do sistema compensado esto na Fig. 7-5 e na Fig. 7-6, respectivamente.

Fig. 7-5 Lugar das razes.

Fig. 7-6 Diagrama de Bode.

174

Na Fig. 7-7 mostrada a resposta do sistema compensado ao degrau de referncia.

Fig. 7-7 Resposta ao degrau de referncia.

Separando-se as partes integral e proporcional deste controlador tem-se a expresso (7.52), com os ganhos definidos pelas expresses (7.53) e (7.54).
CV ( z ) = IdREF z = K PV 1 + K IV Erro V z 1

(7.52) (7.53) (7.54)

K IV =

1 + bV = 0,369 bV

K PV = a V b V = 1, 78 de sada so dadas a seguir. Expresso (7.55): erro de tenso de sada. Erro V = Vo REF Vo

As equaes a diferena utilizadas para a implementao do controlador da tenso

(7.55)

Expresso (7.56): parcela proporcional da corrente de eixo direto de referncia IdREFP = 1, 78 Erro V (7.56)

Expresso (7.57): parcela integral da corrente de eixo direto de referncia IdREFI = IdREFIANT + 0, 658 Erro V (7.57)

Expresso (7.58): corrente de eixo direto de referncia total IdREF = IdREFP + IdREFI (7.58)

175

Expresso (7.59): atualizao da parcela integral da corrente de eixo direto de referncia. IdREFIANT = IdREFI (7.59)

Aps a definio dos parmetros dos controladores, foram traados os lugares das razes para verificar a posio dos plos de malha fechada, frente s variaes de parmetros do retificador. A Fig. 7-8 mostra o lugar das razes no plano Z, para a funo de transferncia da malha de corrente e o controlador utilizado com os parmetros definidos anteriormente, neste caso, variou-se o valor da indutncia de entrada de 1,8 mH a 3 mH.

Fig. 7-8 Lugar das razes para a malha de corrente.

Para a malha de tenso, foram variados os valores de resistncia de carga entre 24,5 e 10 k, ficando os plos em malha fechada posicionados conforme a Fig. 7-9.

Fig. 7-9 Lugar das razes para a malha de tenso e variao da resistncia de carga.

176

A posio dos plos em malha fechada para variaes de indutncia de entrada entre 1,8 mH e 3mH verificada na Fig. 7-10. Para variaes da tenso de entrada em 20 V tm-se os plos em malha fechada posicionados conforme a Fig. 7-11.

Fig. 7-10 Lugar das razes para a malha de tenso e variao da indutncia de entrada.

Fig. 7-11 Lugar das razes para a malha de tenso e variao da tenso de entrada.

Verifica-se que em todos os casos, os sistemas continuam estveis, com os plos de malha fechada dentro do crculo de raio unitrio no plano Z [62].
7.3.3. Simulaes

Para verificar o desempenho dos controladores digitais projetados, foram realizadas simulaes numricas considerando a implementao das equaes a diferenas desenvolvidas na seo anterior, a preciso da representao no formato de ponto fixo com 16 bits e a freqncia de amostragem utilizada.

177

A Fig. 7-12 mostra o diagrama completo do sistema simulado.

Dd Dalf a Dbeta Da Dalf a Db Dbeta Dc U1 U2 U3 D1 D2 D3 DC DA DB IA IB IC Vo

S/H Repeating Sequence Sample and Hold5

Convert Conversion4

Pulse Generator5 Kdesacopl1 -K-

Sum3

Dq

Transformao DQ Inversa Q15

Modulao Vetorial Q15

PWM Trifsico

Retifcador PWM Y

ErroV

IDref

IDref IDref f ilt ErroId Ddlinha

Sum5

Compensador de Tenso

Filtro de Referncia

Sum2

Compensador de Corrente
Xd Xq X1 X2

Convert Conversion2 Convert Conversion1 Convert Conversion3 Pulse Generator2 S/H Sample and Hold2 -KKAD2 31420 s+31420 S/H Sample and Hold1 Pulse Generator1 -KKAD1 31420 s+31420

KI1

-K-

0 Constant

Convert
ErroIq Dqlinha

X3

Filtro anti aliasing1

Conversion5 Sum1 Compensador de Corrente Kdesacopl -KSum4

Transformao de Park Q15

KI2

-K-

Pulse Generator6

Filtro anti aliasing2

S/H Sample and Hold6 Pulse Generator4 KAD4 Convert Conversion6 S/H Sample and Hold4 -K31420 s+31420 Filtro anti aliasing4 Sample and Hold3 KAD3 KV1 -KS/H -K31420 s+31420 Filtro anti aliasing3 Pulse Generator3 KI3 -K-

Fig. 7-12 - Diagrama completo utilizado na simulao.

Na Fig. 7-13 mostrado o estgio de potncia do retificador unidirecional utilizado nestas simulaes.

Diode1
a a

Diode7
a

Ideal Switch3 Diode13

1 g

Diode2
a

Diode8
a

1 DA
1 g

2 DB
1 g

Diode5

Diode11
a

Diode14 3 DC
1 g a

Step Diode17 Parallel RLC Branch2

+ v

Ideal Switch
m 2

Ideal Switch1
2

Ideal Switch2 Parallel RLC Branch

2

Vo Voltage Measurement

k k m

Diode3
a a

Diode9
a

Diode15

IA 2 IB

IC
i -

Current Measurement2

LA

Current Measurement1

LA1

Current Measurement

LA2

Va2

Va1

Va3

Fig. 7-13 Estgio de potncia.

Diode4

Diode6

Diode10

Diode12

Diode16

Diode18

Parallel RLC Branch1

178

A Fig. 7-14 mostra a lgica utilizada para a implementao da modulao vetorial, dando como exemplo, a determinao da razo cclica da fase A, a partir dos resultados da transformao inversa.
2 Dbeta 1 Dalfa 1 Gain1 Gain 1

Sum3 .5 k Convert Conversion5 Gain5 -KGain6 -KSum4 .5 k2 Convert Conversion1 Gain7 -K.5 k1 Convert Conversion7 Gain8 -KSum7 .5 k3 Convert Sum5 Sum2

Sum12

Convert Setor1 Conversion4 Convert Setor2 Conversion6 Multiply2 Convert Setor3 Conversion21 Multiply3 Convert Gain2 1 1 Da Multiply1

Conversion2

Gain11 -KGain12

Setor4

Conversion22 Multiply4 Convert

.5 k4

Convert -KConversion8 Sum6 Sum8

Setor5

Conversion23 Multiply5 Convert

.5 k5

Convert Gain13 Conversion3 -KGain14 -K-

Setor6

Conversion24 Multiply6 Sum

Fig. 7-14 Lgica para modulao vetorial.

A lgica utilizada para simulao da transformao direta aplicada ao retificador unidirecional apresentada na Fig. 7-15.

Pulse Generator5

S/H cosseno Sample and Hold1 S/H cossenop120 Sample and Hold2

Convert Conversion2

Multiply

1 X1 Convert Multiply1 Conversion1 Sum

-KGain

1 Xd

2 X2 cossenom120 S/H Sample and Hold3 Convert Conversion3

Multiply2

3 X3 seno

S/H

Convert Multiply3

Sample Conversion5 and Hold4 -KS/H Convert Conversion6 Multiply4 Sum1 Gain1 2 Xq

senop120

Sample and Hold6

S/H senom120 Sample and Hold5

Convert Multiply5 Conversion4

Fig. 7-15 Transformao direta.

179

A Fig. 7-16 mostra a lgica utilizada para a transformao inversa.

Pulse Generator4 1 Dd

1 Dalfa Sum S/H seno Sample and Hold4 2 Dq Convert Conversion1 Multiply1 Multiply

2 Dbeta Sum1

S/H cosseno Sample and Hold1

Convert Conversion2

Multiply2

Multiply3

Fig. 7-16 Transformao inversa.

A implementao da equao a diferenas do controlador de tenso mostrada na Fig. 7-17.

1 ErroV Gain1 Sum1 Saturation 1.78 1 IDref

-KGain2 Sum4 1 z Unit Delay3

Fig. 7-17 Controlador de tenso.

A Fig. 7-18 mostra a implementao da equao a diferenas do controlador de corrente

1 ErroId Gain1 -KGain2 Sum4 1 z Unit Delay3 Sum1 -K1 Ddlinha

Fig. 7-18 Controlador de corrente.

180

Na Fig. 7-19 mostrada a implementao da equao a diferenas do filtro de referncia

1 IDref 1 z Unit Delay1 1 z Unit Delay3 Gain2 Gain1 Sum1 .827 .173 1 IDreffilt

Fig. 7-19 Filtro de referncia.

A seguir sero mostradas as formas de onda obtidas nestas simulaes para as respostas ao degrau de referncia e ao degrau de carga. O comportamento da tenso de sada para a aplicao de um degrau de 10% na referncia da tenso de sada aplicado no instante t = 300 ms verificado na Fig. 7-20.
780

770

760

750

740 Vo (V)

730

720

710

700

690

680 0.35

0.4

0.45 t (s)

0.5

0.55

0.6

Fig. 7-20 Tenso de sada.

O comportamento das correntes de entrada para a aplicao do degrau na referncia de tenso mostrado na Fig. 7-21.

181

100

80

60

40

20 IA,IB,IC (A)

-20

-40

-60

-80

-100 0.35

0.4

0.45 t (s)

0.5

0.55

0.6

Fig. 7-21 Correntes de entrada.

Na Fig. 7-22 so apresentadas as correntes de eixo direto de eixo em quadratura. Observa-se que o comportamento da corrente de eixo segue a dinmica imposta pela malha de tenso, cuja amostragem feita em perodos de 16,666 ms.

0.8

0.6

Id,Iq

0.4

0.2

-0.2 0.35

0.4

0.45 t (s)

0.5

0.55

0.6

Fig. 7-22 Correntes de eixo direto e de eixo em quadratura.

182

O comportamento das razes cclicas de eixo direto de eixo em quadratura mostrado na Fig. 7-23. Neste caso, estes sinais seguem a dinmica das malhas de corrente, cuja amostragem feita na freqncia de comutao dos interruptores.
0.4

0.3

0.2

Dd,Dq

0.1

-0.1

-0.2 0.35

0.4

0.45 t (s)

0.5

0.55

0.6

Fig. 7-23 Razo cclica de eixo direto de razo cclica de eixo em quadratura.

As razes cclicas D e D so mostradas na Fig. 7-24.

0.4

0.3

0.2

0.1 Dalfa,Dbeta

-0.1

-0.2

-0.3

-0.4 0.35

0.4

0.45 t (s)

0.5

0.55

0.6

Fig. 7-24 Razo cclica D e razo cclica D.

183

Na Fig. 7-25 apresentada a razo cclica para os interruptores das fases A, B e C. O valor de pico do sinal triangular utilizado pelo comparador do modulador PWM 0,5.

0.4 DA

0.2

0 0.3

0.305

0.31

0.315

0.32

0.325

0.33

0.335

0.34

0.345

0.35

0.4 DB

0.2

0 0.3

0.305

0.31

0.315

0.32

0.325

0.33

0.335

0.34

0.345

0.35

0.4 DC

0.2

0 0.3

0.305

0.31

0.315

0.32

0.325 t (s)

0.33

0.335

0.34

0.345

0.35

Fig. 7-25 Razo cclica das fases A, B e C.

Na aplicao de um degrau de carga de 50% no instante t = 500 ms, verificam-se as formas de onda da tenso de sada na Fig. 7-26 e das correntes de entrada na Fig. 7-27.
780

770

760

750

740 Vo (V)

730

720

710

700

690

680 0.4

0.45

0.5

0.55

0.6 t (s)

0.65

0.7

0.75

0.8

Fig. 7-26 Tenso de sada.

Neste caso, o sobre-sinal da tenso de sada menor que 10%.

184

60

40

20

IA,IB,IC (A)

-20

-40

-60 0.4

0.45

0.5

0.55

0.6 t (s)

0.65

0.7

0.75

0.8

Fig. 7-27 Correntes de entrada.

Os resultados obtidos nas simulaes dos controladores digitais servem para validar o projeto destes controladores e se aproximam dos resultados obtidos na simulao dos controladores analgicos.

7.4. Caractersticas do DSP Utilizado

O processador digital de sinais utilizado foi do TMS320LF2407A da Texas Instruments [63-65] com o kit de desenvolvimento eZdspTMLF2407 da Spectrum Digital. Como principais caractersticas deste DSP e de interesse para a aplicao no controle e modulao de retificadores trifsicos, podem-se citar [59]: Ciclo de instruo de 25ns; Desempenho de 40 MIPS; At 32k de palavras de 16 bits de E2PROM Flash (4 setores); At 2,5k de palavras de 16 bits de RAM de Dados/Programa. Sendo 544 palavras de RAM de duplo acesso e at 2k palavras de RAM de simples acesso; Dois mdulos gerenciadores de eventos (EVA e EVB); Dois Timers de propsito geral de 16 bits; Oito canais de PWM de 16 bits;

185

Sincronizao para o conversor analgico digital; Interface de memria externa: 64k de programa, 64k de dados e 64k de I/O;
Watchdog;

Conversor analgico-digital de 10 bits, com 8 ou 16 canais de entrada multiplexados e tempo de converso de 500ns; At 40 pinos de entrada e sada programveis individualmente; At cinco interrupes externas.

Outras caractersticas deste processador podem ser encontradas nos manuais e applications disponibilizados pelo fabricante [63-65], nas referncias [57] [58] e principalmente na referncia [59] onde feita uma anlise da aplicao de DSPs para o controle de um retificador trifsico. O desenvolvimento dos programas de controle do retificador foi realizado no ambiente de programao Code Composer [66] fornecido pelo fabricante do kit de desenvolvimento. Entre outras caractersticas, este programa permite a criao de projetos com a construo dos programas em linguagem assembly, a insero dos arquivos auxiliares na programao, a compilao e linkagem dos programas, a depurao do programa e a visualizao de variveis internas do DSP, conforme pode ser observado na Fig. 7-28.

Fig. 7-28 Ambiente de programao Code Composer.

186

7.5. Programao
7.5.1. Fluxograma

A Fig. 7-29 mostra o fluxograma utilizado para a programao em assembly.

VMIN < VO

Temporizador = 95

Temporizador = 95

Temporizador<95

VMIN < VO < 1,1 VONOM

Temporizador < 60

Fig. 7-29 Fluxograma do programa de controle do retificador trifsico.

187

O desenvolvimento da programao do DSP foi realizado em linguagem assembly, sendo que as variveis consideradas no programa esto no formato Q15 [58], com valores entra -1 e 1. Desta forma, os resultados das operaes de produtos ficam limitados dentro desta faixa de operao. Inicialmente, feita a definio dos valores utilizados, ganhos e valores iniciais das variveis utilizadas no programa. So definidos os registros para a configurao do sistema, para a configurao do conversor analgico digital (A/D), dos mdulos gerenciadores de eventos (EVMs) e dos pinos de entrada e sada digital (I/Os). Aps as configuraes iniciais, so habilitadas as interrupes pelo conversor analgico digital e o programa entra em um lao de espera, at a concluso da converso de todas as variveis lidas pelo conversor A/D. O disparo da converso A/D definido pelo Timer 3 do gerenciador de eventos B (EVB), como o perodo do PWM bem maior que o tempo para realizar as converses, garante-se que em cada perodo, tem-se a amostragem das variveis controladas. Quando as converses das correntes de entrada e da tenso de sada so concludas, ocorre o desvio do programa para a rotina de tratamento do pedido de interrupo gerado pelo conversor A/D. Nesta rotina, so armazenados os resultados das converses A/D e so definidos os valores para o controle vetorial e a aplicao da modulao vetorial ao retificador PWM unidirecional. As funes relacionadas com a partida do retificador utilizam como varivel auxiliar um TEMPORIZADOR que incrementado a cada ciclo de rede. A descrio do procedimento de partida do retificador detalhada no item 7.5.5. Aps a sada dos sinais de controle e a visualizao das variveis internas do DSP, o programa volta ao lao principal e espera o trmino da prxima converso.
7.5.2. Configuraes

a) Definio de Valores e Inicializao do Sistema

Na parte inicial do programa so definidas as constantes e variveis utilizadas no programa e os valores iniciais destas variveis, como por exemplo, os valores de razo cclica dos eixos direto, do eixo em quadratura, dos eixos alfa e beta, correntes de entrada, corrente de eixo direto, corrente de eixo em quadratura, etc.

188

reservada uma regio da memria para a pilha e definidos os endereos dos vetores de interrupo. O registro auxiliar AR1 utilizado como o ponteiro da pilha.

b) Pinos de Entrada/Sada Digital (I/O)

A funo dos pinos de I/O definida pelos registros MCRA, MCRB e MCRC, podendo ser a funo primria: PWMs, CAPs, etc. ou a funo secundria de pino de entrada ou sada digital. Os pinos de I/O so definidos como entrada ou sada e inicializados atravs da configurao dos registros PADATDIR, PBDATDIR, PCDATDIR PEDATDIR e PFDATDIR, sendo que as portas A, B e C so consideradas como sada para a converso digital-analgica e visualizao das variveis internas do DSP. O pino 7 da porta E (IOPE7) definido como sada para a varivel de proteo Inibe, e os pinos 7, 9 e 11 so as sadas do sinal PWM para as fases respectivamente. Os pinos de 0 a 6 da porta F so configurados como entradas digitais, sendo os quatro primeiros utilizados para a seleo das variveis a serem visualizadas pelos conversores D/A e os trs ltimos como entrada dos sinais de sincronismo para as fases A, B e C. A, B e C,

c) Conversores Analgico/Digital (A/D)

O conversor A/D foi configurado para realizar quatro converses na seqncia um (SEQ1) com os canais CONV00, CONV01, CONV02 e CONV03 lendo as correntes IA, IB, IC e a tenso de sada VO atravs dos pinos 1, 2, 3 e 4 do conector P2 do kit eZdspTMLF2407. O incio da converso para a SEQ1 foi definido a partir de um evento no EVB, estas funes foram configuradas a partir dos registros ADCTRL1, MAX_CONV, CHSELSEQ1 e ADCTRL2.

d) Gerenciador de Eventos
A definio dos pulsos de comandos dos IGBTs do retificador unidirecional foi realizada a travs dos PWMs do gerenciador de eventos B. Para tanto, o Timer 3 foi

189

configurado para operar na freqncia de 10080 Hz, implicando em 168 perodos de chaveamento em um perodo de rede. Este timer foi configurado para operar no modo de contagem contnua crescente e decrescente (continuous-up/down) e para disparar o conversor A/D no underflow. Para definir estas funes, foram configurados os registros T3CON, T3CNT, T3PR, GPTCOMB, ACTRB e COMCONB.

e) Interrupes
As interrupes utilizadas no programa foram definidas atravs dos registros de interrupo IFR, IMR e INTM. Sendo que a interrupo de maior interesse a do conversor A/D, ficando esta interrupo habilitada e as interrupes dos gerenciadores de eventos desabilitadas pela configurao dos registros EVAIFRA, EVAIFRB, EVAIFRC, EVBIFRA, EVBIFRB e EVBIFRC.
7.5.3. Amostragem de Sinais

Aps a converso das variveis amostradas (conversor A/D de 10 bits) estas variveis so adaptadas ao formato Q15 e armazenadas. Como as amostras da corrente de entrada sofrem a adio de um nvel CC que no fixo para as vrias condies de operao do retificador, necessrio retirar o valor mdio destas correntes. Isto feito atravs do armazenamento de todos os valores do ciclo anterior da rede (amostragem de 168 pontos) e do clculo da mdia destes valores. Desta forma, este valor mdio subtrado do valor das amostras. Estes resultados esto sincronizados com a fase A, sendo que a cada passagem pelo zero da rede, estes valores so atualizados.
7.5.4. Teste de Sincronismo

Para sincronizar o retificador com a rede eltrica foi utilizado o sinal da entrada digital IOPF_4 (fase A) e detectada a transio de borda de subida deste sinal. Isto foi feito testando-se a varivel auxiliar SincA e seu valor anterior (SincA_ant). Quando o valor atual desta varivel maior que seu valor anterior, detecta-se o inicio do semiciclo positivo da fase A. Neste instante, os valores dos ponteiros das

190

senoides utilizadas nas transformaes, e o valor do registro auxiliar AR6 (definio de setores) so reiniciados.
7.5.5. Protees de Nvel de Tenso e Partida Suave

Foram definidos limites mnimo e mximo de tenso de sada para a operao do retificador com a correo do fator de potncia (PFC). Fora destes limites, o sinal Inibe ativado e as razes cclicas das trs fases so zeradas, com isso, os pulsos de comando dos interruptores do retificador so inibidos. A amostra da tenso de sada comparada com um valor mnimo de tenso de sada prximo ao pico da tenso de linha, sendo que abaixo deste nvel, o retificador no est operando como elevador e o acionamento dos interruptores no desejado. Da mesma forma, a comparao com um valor mximo possibilita a proteo contra sobretenses que podem ser destrutivas para os semicondutores, capacitores, etc. Nas comparaes dos limites mximo e mnimo foram definidas faixas de histerese para evitar que ocorram oscilaes devidas ondulao da tenso de sada. Durante o transitrio de partida, os pulsos de comando dos interruptores do retificador so inibidos. Fazem-se ento as partidas progressivas para as razes cclicas e aps para a referncia de tenso de sada, com o objetivo de limitar os picos de corrente nos semicondutores e evitar a atuao da proteo dos circuitos de comando. A partir do valor mnimo de tenso de sada, prximo ao pico da tenso de linha da rede, o TEMPORIZADOR comea a contar os ciclos da rede. Aps a energizao do prottipo espera-se um intervalo de aproximadamente 300ms para fechar o contator de prcarga. Aps este transitrio a tenso de sada atinge um valor de aproximadamente 500 V para uma carga mnima de 150 . Passado um segundo de contagem do TEMPORIZADOR, liberam-se os pulsos de comando dos IGBTs. Inicialmente, impem-se as razes cclicas de eixo direto e de eixo em quadratura pelo intervalo de 35 ciclos da rede. O soft-start de razo cclica necessrio para colocar o sistema em operao com o controle vetorial, onde o formato de razo cclica adequado para a operao em malha aberta definido atravs da transformao inversa e da estratgia de modulao proposta. O comportamento das razes cclicas de eixo direto e de eixo em quadratura, para a operao com fator de potncia unitrio dado pelas expresses (7.60) e (7.61).

191

Dd =

3 VP R SE Id 2 VO VO L Id VO

(7.60) (7.61)

Dq =

Para a variao da tenso de sada de 500 V at 700 V apresenta-se a evoluo dos sinais da razo cclica de eixo direto e da razo cclica de eixo em quadratura na Fig. 7-30.
0.85
11.5 x 10
-3

0.8

11

0.75

10.5

10

0.7
9.5

Dd 0.65

Dq 9

0.6
8.5

0.55
8

0.5 500

520

540

560

580

600 Vo

620

640

660

680

700

7.5 500

520

540

560

580

600 Vo

620

640

660

680

700

a) Razo cclica de eixo direto. b) Razo cclica de eixo em quadratura. Fig. 7-30 Comportamento das razes cclicas.

Desta forma, foram impostos os valores de razo cclica de eixo em quadratura com a variao de 0,006591 at 0,008728 com os respectivos valores no formato Q15 incrementados a cada perodo da rede. Os valores da razo cclica de eixo direto variaram de 0,759 at 0,581 com seus valores correspondentes no formato Q15 sendo decrementados com uma freqncia igual metade da freqncia de comutao. Para esta variao de razes cclicas a tenso de sada varia de 500 V at aproximadamente 650 V, quando o sistema deixa de operar em malha aberta e passam a operar os controladores de corrente e tenso. No momento da comutao do controle, as referncias devem ser ajustadas para os valores de sada no momento desta transio e devem ser armazenados os valores anteriores das variveis utilizadas no clculo das leis de controle. A partir deste momento liberada a partida progressiva para a referncia de tenso de sada, sendo que este valor passa a ser incrementado a partir do seu valor atual de tenso, at atingir seu valor nominal. O comportamento da tenso de sada durante o transitrio de partida mostrado na Fig. 7-31.

192

vO ( t )

Fig. 7-31 Comportamento da tenso de sada durante o transitrio de partida.

7.5.6. Transformao Direta e Inversa

No clculo das transformaes direta e inversa definidas no Captulo 2 so utilizadas funes seno e cosseno sincronizadas com as tenses de entrada das trs fases, considerando-se o referencial deslocado de 90, conforme a Fig. 2.7. Assim, foram definidos seis ponteiros para a leitura de uma tabela com uma funo senoidal de 168 pontos no formato Q15 para a realizao das funes sen ( t ) ,

sen ( t + 120 ) , sen ( t 120 ) , cos ( t ) , cos ( t + 120

e cos ( t 120

como

apresentado na Fig. 7-32. Neste caso, a funo cos ( t ) deslocada de 90 est em fase com a tenso v A ( t ) e seu sinal de sincronismo Sinc_A. Desta forma, o ponteiro da funo cos ( t 90

(Pcos) assume o primeiro valor

da tabela no inicio do semiciclo positivo da fase A. Os valores iniciais das outras funes trigonomtricas utilizadas so obtidos pela projeo de seus respectivos valores neste instante, sobre a funo de referncia cos ( t 90 ) . realizado um teste para verificar se os ponteiros chegaram ao fim da tabela, neste caso, no prximo perodo de chaveamento, eles voltam a apontar para a posio do incio da tabela. A partir destas definies, a realizao das transformaes direta e inversa se resume na leitura dos valores da tabela e no produto e soma de variveis.

193

vA (t )

14

28 42

56 70

84 98 112 126 140 154 168pontos

0
Sinc_A

30

60

90

120

150

180

210

240

270 300

330 360

t (

sen t 90

)
)

t (

t (
sen t + 120 90

t (
sen t 120 90

)
t (

cos t 90

)
t (

cos t + 120 90

)
t (

cos t 120 90

)
t (

Psen 120

Pcos + 120

Psen + 120

Pcos 120

Pcos

Fig. 7-32 Ponteiros das senoides e cossenoides.

7.5.7. Implementao dos Controladores

Uma vez definidos os ganhos dos controladores e filtros, amostradas as variveis a serem controladas e realizadas as devidas transformaes, a implementao dos controladores feita a partir das equaes a diferenas desenvolvidas na seo 7.3 atravs da soma e produto de variveis e do armazenamento das variveis anteriores para a implementao dos atrasos. Ou seja, os controladores so implementados atravs de equaes algbricas facilmente realizadas pelo DSP.

Psen

194

7.5.8. Definio dos Setores e Clculo das Razes Cclicas

A definio dos setores de corrente feita a partir de testes realizados com o registro auxiliar AR6. Com 168 perodos de chaveamento por perodo da rede, foi feita a diviso deste perodo em 6 setores com intervalos de 60 (28 pontos). O registro auxiliar AR6 assume o valor um a cada inicio de semi-perodo de tenso da fase A e incrementado a cada perodo de comutao. A lgica para definio dos setores de corrente apresentada em (7.62). 1 AR6 28 setor C 29 AR6 56 setor A + 57 AR6 84 setor B se 85 AR6 112 setor C + 113 AR6 140 setor A 141 AR6 156 setor B + captulo 3 ou no captulo 4 para o clculo das razes cclicas das fases A, B e C.

(7.62)

Uma vez definidos os setores de corrente, aplicam-se as equaes desenvolvidas no

7.6. Concluso
Neste captulo foi apresentado com exemplo o projeto dos controladores digitais para a potencia de sada de 20 kW, com a amostragem da malhas de tenso em 60 Hz a amostragem das malhas de corrente em 10 kHz. O desempenho dos controladores de tenso e corrente foi verificado atravs de simulaes digitais que consideram as freqncias de amostragens utilizadas e a preciso da lgica de ponto fixo. Foi feita uma breve descrio das caractersticas do processador utilizado e da programao realizada, com a caracterizao dos principais registros utilizados e da configurao dos perifricos necessrios para o controle e modulao do retificador trifsico unidirecional.

195

Captulo 8 Resultados Experimentais

8.1. Introduo
Neste captulo so apresentados os resultados experimentais dos ensaios realizados para os prottipos implementados (retificador trifsico unidirecional Y_1 e retificador trifsico unidirecional _1). Inicialmente, sero apresentados os resultados para a operao dos retificadores com a potncia de 10 kW, tenso de linha na entrada de 220 V e tenso de sada de 400 V. Aps sero mostrados os resultados para a potncia nominal do prottipo, conforme as especificaes definidas no captulo 6 e no capitulo 7.

8.2. Operao sem Correo de Fator de Potncia

O comportamento da estrutura sem a correo de fator de potncia (PFC) foi verificado deixando-se os interruptores bloqueados e mantendo-se os indutores de entrada do retificador. Na Tabela 8-1 so apresentados os parmetros utilizados para anlise do retificador e os resultados obtidos neste ensaio.
Tabela 8-1 Parmetros do retificador.

Tenso de entrada (VIN) Potncia de sada (PO) Distoro harmnica total de corrente (THDI) Distoro harmnica total de tenso (THDV) Fator de potncia (FP)

127 V 2 kW 29,2% 1,6% 0,914

As formas de onda de tenso e corrente nas trs fases de entrada do retificador so mostradas na Fig. 8-1 (a), (c) e (e), juntamente com os respectivos espectros harmnicos das correntes de entrada na Fig. 8-1 (b), (d) e (f). Neste caso, verifica-se que apesar do elevado fator de potncia, a distoro das correntes de entrada e o contedo individual das componentes harmnicas destas correntes no satisfazem a norma IEC 61000 3-4 [2] que estabelece o limite de 16% para a distoro harmnica total de corrente e 14% para o valor percentual da quinta harmnica em relao a componente fundamental da corrente de entrada.

196

vA ( t ) iA ( t )

a) Tenso de referncia e corrente na fase A.

vB (t ) iB ( t )

b) Harmnicas de corrente para a fase A.

c) Tenso de referncia e corrente na fase B.

vC ( t ) iC ( t )

d) Harmnicas de corrente para a fase B.

e) Tenso de referncia e corrente na fase C.

f) Harmnicas de corrente para a fase C.

Fig. 8-1 Tenses de referncia e correntes de entrada.

8.3. Testes das Rotinas Implementadas

Nesta seo so apresentados alguns resultados obtidos das rotinas utilizadas no programa de controle dos retificadores unidirecionais para a operao nas condies do item 8.2.

197

Na figura Fig. 8-1 (a) so apresentados os sinais de sincronismo das trs fases lidos nos conversores D/A, gerados a partir das entradas digitais de sincronismo juntamente com a corrente da fase A. Os sinais de sincronismo da fase A, o sinal que define os setores de corrente e o sinal amostrado da tenso de sada, lidos nos conversores D/A, so apresentados na Fig. 8-2 (b) juntamente com a corrente da fase A.
sinc A ( t ) sinc A ( t )

sinc B ( t ) sinc C ( t )

setores ( t ) vO ( t )

iA ( t )

iA ( t )

a) Sinais de sincronismo. Fig. 8-2 - Sinais auxiliares.

b) Definio dos setores.

Neste ensaio, so gerados os sinais de comando e de razo cclica para os retificadores Y_1 e _1 a partir dos valores nominais de razo cclica de eixo direto e de razo cclica de eixo em quadratura. Os sinais de razo cclica para o retificador Y_1 gerados pelo DSP e lidos nos conversores D/A so apresentados na Fig. 8-3.

Fig. 8-3 Razes cclicas para o retificador Y_1.

198

A Fig. 8-4 mostra os sinais de comando dos interruptores de cada brao conectados s fases A, B e C do retificador Y_1 para os sub-setores de um semi-perodo de rede. O formato e a evoluo dos sinais de comando e de razo cclica correspondem aos apresentados no captulo 3.

a) Sub-setor 2C.

b) Sub-setor 1C.

c) Sub-setor 1A.

d) Sub-setor 6A.

e) Sub-setor 6B.

f) Sub-setor 5B.

Fig. 8-4 Sinais de comando em cada um dos sub-setores para o retificador Y_1.

199

Para o retificador _1, os sinais de comando dos interruptores de cada brao conectados s fases A, B e C so mostrados na Fig. 8-5 e os sinais de razo cclica gerados pelo DSP e lidos nos conversores D/A so apresentados na Fig. 8-6. Neste caso, o formato e a evoluo dos sinais de comando e de razo cclica correspondem aos apresentados no captulo 4.

a) Sub-setor 2C.

b) Sub-setor 1C.

c) Sub-setor 1A.

d) Sub-setor 6A.

e) Sub-setor 6B.

f) Sub-setor 5B.

Fig. 8-5 Sinais de comando em cada um dos sub-setores para o retificador _1.

200

Fig. 8-6 Razes cclicas para o retificador _1.

8.3.1. Procedimento de Partida Os principais sinais relacionados com o transitrio de partida do retificador para a tenso de entrada em 380 V e sada em 700 V so mostrados na Fig. 8-7. A evoluo dos sinais de razo cclica durante o transitrio de partida (DdSOFT e DqSOFT) apresentada na Fig. 8-7 (a) e o comportamento da tenso de sada e das correntes de entrada verificado na Fig. 8-7 (b). Verifica-se a concordncia dos sinais com aqueles descritos no procedimento de partida detalhado na seco 7.5.5, onde se tm a limitao dos picos de corrente de entrada pelos resistores de pr-carga e o aumento gradativo da tenso de sada at que seja atingido o seu valor de referncia nominal.
iB ( t ) Dd SOFT ( t ) iB ( t ) DA ( t ) vO ( t )

Dq SOFT ( t )

iC ( t )

a) Ddsoft e Dqsoft. Fig. 8-7 Transitrio de Partida.

b) Tenso de sada.

201

8.4. Retificador Unidirecional Y_1

Os ensaios do retificador unidirecional Y_1 e do retificador unidirecional _1 foram realizados com duas configuraes, inicialmente so apresentados os resultados para uma tenso de linha de entrada de 220 V, tenso de sada de 400 V e a variao da potncia de sada em seis estgios at o valor de 10 kW. Na segunda configurao, o valor da tenso de linha de entrada de 380 V e o valor da tenso de sada de 700 V, com potncia de sada de at 20kW. 8.4.1. Operao com VL = 220 V e VO = 400 V Nesta configurao foi adotada a mesma metodologia de projeto para os controladores discretos utilizada no captulo 7. Os parmetros dos controladores das malhas de corrente utilizados so apresentados em (8.1) e em (8.2) e o valor da constante de desacoplamento utilizada dado em (8.3). K II = 0, 209 K PI = 2,13 (8.1) (8.2)

K desacopl = 0, 01423

(8.3)

Para a malha de tenso os parmetros do controlador so apresentados em (8.4) e em (8.5). K IV = 0, 065 K PV = 2 (8.4) (8.5)

A Fig. 8-8 mostra as correntes de entrada do retificador unidirecional Y_1 para seis diferentes valores de potncia de sada. Observa-se que medida que a potncia aumenta, a ondulao da corrente de entrada menos significativa em relao ao valor total desta corrente e que so apresentadas pequenas distores de corrente. Estas distores ocorrem porque a modulao para as estruturas unidirecionais dividida em setores e o formato de razo cclica utilizado apresenta descontinuidades que os controladores de corrente no conseguem realizar instantaneamente. Alm disso, as estruturas unidirecionais no conseguem operar com tenses e correntes com sinais opostos e no cruzamento pelo valor zero de tenso as variaes de corrente ficam limitadas ao sinal do setor em que se est operando.

202

a) Correntes de entrada para 1777 W (10 A/div).

b) Correntes de entrada para 7111 W (10 A/div).

c) Correntes de entrada para 3555 W (10 A/div).

d) Correntes de entrada para 8888 W (20 A/div).

e) Correntes de entrada para 5333 W (10 A/div).

f) Correntes de entrada para 10666W (20 A/div).

Fig. 8-8 - Correntes nas fases A, B e C.

Na Fig. 8-9 apresenta-se a corrente nas trs fases e os respectivos sinais de sincronismo para a potncia de 10 kW, verifica-se que os sinais de corrente apresentam baixa taxa de distoro e esto em fase com as tenses de entrada. A Tabela 8-2 mostra os valores obtidos para a taxa de distoro harmnica de corrente (THDI), a taxa de distoro harmnica de tenso (THDV), o fator de deslocamento (FD) e o fator de potncia (FP).

203

vA ( t ) iA ( t )

a) Tenso de referncia e corrente na fase A.

vB (t ) iB ( t )

b) Harmnicas de corrente para a fase A.

c) Tenso de referncia e corrente na fase B.

vC ( t ) iC ( t )

d) Harmnicas de corrente para a fase B.

e) Tenso de referncia e corrente na fase C.

f) Harmnicas de corrente para a fase C.

Fig. 8-9 Tenso e corrente de entrada. Tabela 8-2 Fator de potncia.

THDV Fase A Fase B Fase C 2,47% 1,79% 1,99%

THDI 2,61% 2,40% 2,29%

FD 0,0844 1,8957 1,1010

FP 0,9993 0,9990 0,9993

204

Na Fig. 8-10 (a) observa-se a tenso de sada regulada no valor de 400 V, juntamente com as correntes de entrada. Um detalhe da ondulao da tenso de sada apresentado na Fig. 8-10 (b), na qual se observa que alm da componente de alta freqncia, aparecem ondulaes de baixa freqncia devidas s diferenas entre as tenses de entrada e a caracterstica de diviso em setores para a modulao empregada.
iA ( t ) iC ( t ) iB ( t ) vO ( t )

a) Correntes de entrada (20 A/div) e tenso de sada.

b) Detalhe da tenso de sada.

Fig. 8-10 - Tenso de sada.

Na Fig. 8-11 so verificadas as amostras da corrente de eixo direto e a corrente de eixo em quadratura lidas nos conversores D/A que apresentam nveis de off-set de aproximadamente 2,7 V para estas variveis. Estas grandezas apresentam formato contnuo e so verificadas juntamente com o sinal de sincronismo da fase A e a corrente nesta fase.
sinc A ( t )

Id ( t )

Iq ( t )

iA ( t )

Fig. 8-11 - Corrente de eixo direto e corrente de eixo em quadratura.

205

Na Fig. 8-12 so mostradas a razo cclica de eixo direto e a razo cclica de eixo em quadratura, nas mesmas condies apresentadas para as correntes de eixo direto e de eixo em quadratura.
sinc A ( t )

Dd ( t )

Dq ( t )

iA ( t )

Fig. 8-12 - Razo cclica de eixo direto e razo cclica de eixo em quadratura.

As razes cclicas dos eixos e , lidas nos conversores D/A so mostradas na Fig. 8-13, com o mesmo nvel de off-set das medidas anteriores.
sinc A ( t )

D alfa ( t )

D beta ( t )

iA ( t )

Fig. 8-13 - Razo cclica do eixo e razo cclica do eixo .

As razes cclicas das fases A, B e C so mostradas na Fig. 8-14, verificando-se a semelhana com os sinais tericos apresentados anteriormente.

206

DA (t )

DB ( t )

DC ( t )

iA ( t )

Fig. 8-14 - Razes cclicas para as fases A, B, e C.

A seguir, sero apresentadas as formas de onda relativas ao funcionamento do estgio de potncia, para a potncia de 10 kW. A Fig. 8-15 mostra a forma de tenso sobre o indutor e a corrente no indutor, na qual se observa o valor mximo de aproximadamente 240 V.
VL ( t )

iL ( t )

Fig. 8-15 Formas de onda de tenso e corrente (20 A/div) para os indutores de entrada.

A Fig. 8-16 (a) mostra a forma de tenso corrente no interruptor SA e a Fig. 8-16 (b) mostra a forma de tenso e corrente no diodo DA1, ambos os resultados so coerentes com aqueles apresentados em [27].

207

VS ( t )

iS ( t )

VD1 ( t ) i D1 ( t )

a) Tenso e corrente para o interruptor SA.

b) Tenso e corrente para o diodo DA1.

Fig. 8-16 Formas de onda de tenso e corrente (20 A/div) nos semicondutores.

A Fig. 8-17 (a) mostra a forma de tenso e corrente no diodo DA3 e a Fig. 8-17 (b) mostra a forma de tenso e corrente no diodo DA5, neste caso tambm se tm a correspondncia com os resultados apresentados em [27].

VD3 ( t )

VD5 ( t ) i D3 ( t ) i D5 ( t )

a) Tenso e corrente para o diodo DA3.

b) Tenso e corrente para o diodo DA5.

Fig. 8-17 Formas de onda de tenso e corrente nos semicondutores.

A Tabela 8-3 apresenta uma comparao entre resultados tericos e os obtidos na experimentao para a potncia de 10 kW. Os valores medidos na experimentao se aproximam dos valores tericos validando a anlise terica realizada para o clculo dos esforos de tenso e corrente desenvolvida em [27] e o projeto para o estgio de potncia.

208

Tabela 8-3 Comparao entre resultados tericos e experimentais.

Valores Tericos Tenso de sada VO Potncia de sada PO Ondulao na tenso de sada (porcentagem da tenso de sada nominal) VO% Ondulao na corrente de fase (porcentagem da corrente de pico) I% Corrente mdia no interruptor ISMED Corrente eficaz no interruptor ISEF Corrente de pico no interruptor ISP Tenso de pico no interruptor VSP 400 V 10666 W 2V 4,1 A 7,81 A 13,55 A 42 A

Valores Experimentais 400 V 10666 W 2,5 V 4A 10,2 A 16,9 A 42 A

400 V 42A 29,46 A 0A 223,3 V 42 A 9,35 A 18,43 A 400 V 42 A 13,26 A 20,83 A 400V 42 A 3,9 A 9,54 A 400 V

400 V 42A 29,36 A 0A 225 V 42 A 10,5 A 18,1 A 400 V 42 A 15,2 A 22,3 A 400V 42 A 4,24 A 10,3 A 400 V

Corrente de pico no indutor I LP Corrente eficaz no indutor I LEF Corrente mdia no indutor I LMED Tenso de pico no indutor VLP Corrente de pico I DI12P Diodos DI12 Corrente mdia I DI12MED Corrente eficaz I DI12EF Tenso de pico VDI12P Corrente de pico I DI34P Diodos DI34 Corrente mdia I DI34MED Corrente eficaz I DI34EF Tenso de pico VDI34P Corrente de pico I DI56P Diodos DI56 Corrente mdia I DI56MED Corrente eficaz I DI56EF Tenso de pico VDI56P

209

8.4.2. Operao com VL = 380 V e VO = 700 V

Os resultados que seguem utilizam os parmetros definidos no captulo 6 e no captulo 7 para o retificador trifsico PWM unidirecional Y_1. A Fig. 8-18 mostra as correntes de entrada do retificador para seis valores de potncia de sada.

a) Correntes de entrada para 3200 W (10 A/div).

b) Correntes de entrada para 13000 W (20 A/div).

c) Correntes de entrada para 6500 W (10 A/div).

d) Correntes de entrada para 16300 W (20 A/div).

e) Correntes de entrada para 9800 W (10 A/div).

f) Correntes de entrada para 19600 W (20 A/div).

Fig. 8-18 - Correntes nas fases A, B e C.

210

Neste caso, observa-se uma maior ondulao nas correntes de entrada, j que os nveis de tenso sobre os indutores so maiores. A Fig. 8-19 mostra a corrente nas trs fases e os respectivos sinais de sincronismo para a potncia nominal, verificando-se que os sinais de corrente apresentam baixa taxa de distoro e esto em fase com as tenses de entrada.
vA ( t ) iA ( t )

a) Tenso de referncia e corrente na fase A.

vB (t ) iB ( t )

b) Harmnicas de corrente para a fase A.

c) Tenso de referncia e corrente na fase B.

vC ( t ) iC ( t )

d) Harmnicas de corrente para a fase B.

e) Tenso de referncia e corrente na fase C.

f) Harmnicas de corrente para a fase C.

Fig. 8-19 - Tenso e corrente de entrada.

211

A Tabela 8-4 mostra os valores obtidos para as taxas de distoro harmnica de corrente e de tenso, o fator de deslocamento e o fator de potncia.
Tabela 8-4 Fator de potncia.

THDV Fase A Fase B Fase C 2,82% 2,73% 2,95%

THDI 3,25% 3,10% 3,12%

FD 1,345 1,558 1,437

FP 0,9987 0,9987 0,9990

A Fig. 8-20 (a) mostra a variao da taxa de distoro harmnica das correntes de entrada em funo da potncia de sada e a Fig. 8-20 (b) mostra a variao do fator de potncia do retificador em funo da potncia de sada.
20 1 18 0.998

16

0.996

14

0.994

12

0.992

10 PF THDI(%) 8

0.99

0.988

0.986

0.984

0.982

10 Po(kW)

12

14

16

18

20

0.98

10 Po(kW)

12

14

16

18

20

a) Taxa de distoro harmnica.

b) Fator de potncia.

Fig. 8-20 Taxa de distoro harmnica das correntes e fator de potncia.

Na Fig. 8-21 verifica-se o comportamento do rendimento do retificador em funo da potncia de sada, observa-se que este maior que 95% para potncias acima da metade do valor nominal de projeto.
100

98

96

(%)

94

92

90

88

10 Po(kW)

12

14

16

18

20

Fig. 8-21 Rendimento do retificador em funo da potncia de sada.

212

Na Fig. 8-22 (a) observa-se tenso de sada regulada em um valor de 700 V juntamente com as correntes de entrada. Um detalhe da ondulao da tenso de sada apresentado na Fig. 8-22 (b), na qual tambm se verifica que a ondulao da tenso de sada apresenta componentes de alta freqncia e de baixa freqncia.
iA ( t ) iC ( t ) iB ( t ) vO ( t )

a) Correntes de entrada (20 A/div) e tenso de sada.

b) Detalhe da tenso de sada.

Fig. 8-22 - Tenso de sada.

Na Fig. 8-23 tm-se a razo cclica para as trs fases para a operao do retificador com potncia nominal, verifica-se a semelhana destes sinais com aqueles apresentados no captulo 3.
DA (t )

DB ( t )

DC ( t )

Fig. 8-23 Razes cclicas para as trs fases.

Os resultados experimentais apresentados ratificam a metodologia de modulao proposta para o retificador unidirecional Y_1 A estrutura estudada apresenta alto rendimento e elevado fator de potncia, com as correntes de entrada apresentando baixa taxa de distoro harmnica.

213

8.5. Retificador Unidirecional _1

8.5.1.Operao com VL = 220 V e VO = 400 V

A Fig. 8-24 mostra as correntes de entrada do retificador trifsico PWM unidirecional _1 para seis valores de potncia de sada.

a) Correntes de entrada para 1777 W (10 A/div).

b) Correntes de entrada para 7111 W (10 A/div).

c) Correntes de entrada para 3555 W (10 A/div).

d) Correntes de entrada para 8888 W (20 A/div).

e) Correntes de entrada para 5333 W (10 A/div).

f) Correntes de entrada para 10666 W (20 A/div).

Fig. 8-24 - Correntes nas fases A, B e C.

214

Neste caso, observa-se que as formas de onda de corrente apresentam menores distores, j que o sinal de razo cclica possui um menor nmero de descontinuidades. Na Fig. 8-25 apresenta-se a corrente nas trs fases e os respectivos sinais de sincronismo para a potncia de 10 kW, verifica-se que os sinais de corrente tambm apresentam baixa taxa de distoro e esto em fase com as tenses de entrada.
vA ( t ) iA ( t )

a) Tenso de referncia e corrente na fase A.

vB (t ) iB ( t )

b) Harmnicas de corrente para a fase A.

c) Tenso de referncia e corrente na fase B.

vC ( t ) iC ( t )

d) Harmnicas de corrente para a fase B.

e) Tenso de referncia e corrente na fase C.

f) Harmnicas de corrente para a fase C.

Fig. 8-25 - Tenso e corrente de entrada.

215

A Tabela 8-5 mostra os valores obtidos para as taxas de distoro harmnica de corrente e de tenso, o fator de deslocamento e o fator de potncia.
Tabela 8-5 Fator de potncia.

Fase A Fase B Fase C

THDV 2,59% 1,81% 2,17%

THDI 1,75% 1,13% 1,55%

FD 0,292 0,808 2,360

FP 0,9994 0,9996 0,9989

Na Fig. 8-26 (a) observa-se a tenso de sada regulada no valor de 400 V, juntamente com as correntes de entrada. Um detalhe da tenso de sada apresentado na Fig. 8-26 (b) na qual se observa as componentes de alta e de baixa freqncia.
iA ( t ) iC ( t ) iB ( t )

vO ( t )

a) Correntes de entrada (20 A/div) e tenso de sada.

b) Detalhe da tenso de sada.

Fig. 8-26 - Tenso de sada.

Na Fig. 8-27 so verificadas as amostras da corrente de eixo direto e a corrente de eixo em quadratura, tambm com nveis de off-set de aproximadamente 2,7 V.
sinc A ( t )

Id ( t )

Iq ( t )

iA ( t )

Fig. 8-27 - Corrente de eixo direto e corrente de eixo em quadratura.

216

Estas grandezas apresentam formato contnuo e so verificadas juntamente com o sinal de sincronismo da fase A e a corrente nesta fase. Na Fig. 8-28 so mostradas a razo cclica de eixo direto e a razo cclica de eixo em quadratura, nas mesmas condies apresentadas para as correntes de eixo direto e de eixo em quadratura.
sinc A ( t )

Dd ( t )

Dq ( t )

iA ( t )

Fig. 8-28 - Razo cclica de eixo direto e razo cclica de eixo em quadratura.

As razes cclicas dos eixos e , lidas nos conversores D/A so verificadas na Fig. 8-29, com o mesmo nvel de off-set das medidas anteriores.
sinc A ( t )

D alfa ( t )

D beta ( t )

iA ( t )

Fig. 8-29 - Razo cclica do eixo e razo cclica do eixo .

As razes cclicas das fases A, B e C so mostradas na Fig. 8-30, verificando-se a semelhana com os sinais tericos apresentados no captulo 4.

217

DA (t )

DB ( t )

DC ( t )

iA ( t )

Fig. 8-30 - Razes cclicas para as fases A, B, e C.

A seguir, sero apresentadas as formas de onda relativas ao funcionamento do estgio de potncia do retificador unidirecional _1, para a potncia de 10 kW. A Fig. 8-31 mostra a forma de tenso sobre o indutor e a corrente no indutor, na qual se observa o valor mximo de aproximadamente 240 V.
VL ( t )

iL ( t )

Fig. 8-31 Formas de onda de tenso e corrente para os indutores de entrada.

A Fig. 8-32 (a) mostra a forma de tenso corrente no interruptor SA e a Fig. 8-32 (b) mostra a forma de tenso e corrente no diodo DA1, ambos os resultados so coerentes com aqueles apresentados no captulo 4.

218

VS ( t )

iS ( t )

VD1 ( t ) i D1 ( t )

a) Tenso e corrente para o interruptor SA.

b) Tenso e corrente para o diodo DA1.

Fig. 8-32 Formas de onda de tenso e corrente (20 A/div) nos semicondutores.

A Fig. 8-33 (a) mostra a forma de tenso e corrente no Diodo DA3 e a Fig. 8-33 (b) mostra a forma de tenso e corrente no Diodo DA5, neste caso tambm se tm a correspondncia com os resultados de simulao apresentados no captulo 4.

VD3 ( t )

VD5 ( t ) i D3 ( t ) i D5 ( t )

a) Tenso e corrente para o diodo DA3.

b) Tenso e corrente para o diodo DA5.

Fig. 8-33 Formas de onda de tenso e corrente nos semicondutores.

A Tabela 8-6 apresenta uma comparao entre resultados tericos e os obtidos na experimentao do retificador unidirecional _1 para a potncia de 10 kW. Os valores medidos na experimentao se aproximam dos valores tericos validando a anlise terica realizada para o clculo dos esforos de tenso e corrente desenvolvida no anexo D. A Fig. 8-34 mostra as formas de onda experimentais das correntes na fase A e no interruptor SA para o retificador unidirecional _1 e para o retificador unidirecional Y_1. Verifica-se que os interruptores do retificador _1 possuem um menor intervalo de conduo, apresentando menor corrente mdia e menor corrente de pico.

219

Tabela 8-6 Comparao entre resultados tericos e experimentais.

Tenso de sada VO Potncia de sada PO Ondulao na tenso de sada (porcentagem da tenso de sada nominal) VO% Ondulao na corrente de fase (porcentagem da corrente de pico) I% Corrente mdia no interruptor ISMED Corrente eficaz no interruptor ISEF Corrente de pico no interruptor ISP Tenso de pico no interruptor VSP Corrente de pico no indutor I LP Corrente eficaz no indutor I LEF Corrente mdia no indutor I LMED Tenso de pico no indutor VLP Corrente de pico I DI3456P Diodos DI3456 Corrente mdia I DI3456MED Corrente eficaz I DI3456EF Tenso de pico VDI3456P Corrente de pico I DI12P Diodos DI12 Corrente mdia I DI12MED Corrente eficaz I DI12EF Tenso de pico VDI12P

Valores Tericos 400 V 10666 W 2V 4,1 A 3,9 A 9,62 A 36 A 400 V 42A 29,46 A 0A 223,3 V 36 A 6,51 A 10,98 A 400 V 20,83 A 9,35 A 12,21 A 400 V

Valores Experimentais 400 V 10666 W 2,5 V 4A 4,54 A 9,72 A 38 A 400 V 42A 28,6 A 0A 225 V 37 A 6,88 A / 6,99 A 12 A / 11,4 A 400 V 24 A 8,62 A 12,3 A 400 V

i SA ( t )

i SA ( t )

iA ( t )

iA ( t )

a) Retificador unidirecional _1.

b) Retificador unidirecional Y_1.

Fig. 8-34 - Corrente na fase A e no interruptor SA para os retificadores unidirecionais.

220

8.5.2. Operao com VL = 380 V e VO = 700 V

A Fig. 8-35 mostra as correntes de entrada do retificador trifsico PWM unidirecional _1 para seis valores de potncia de sada para as condies definidas nos captulos 6 e 7.

a) Correntes de entrada para 3200 W (10 A/div).

b) Correntes de entrada para 13000 W (20 A/div).

c) Correntes de entrada para 6500 W (10 A/div).

d) Correntes de entrada para 16300 W (20 A/div).

e) Correntes de entrada para 9800 W (10 A/div).

f) Correntes de entrada para 19600 W (20 A /div).

Fig. 8-35 - Correntes nas fases A, B e C.

221

Na Fig. 8-36 mostra a corrente nas trs fases do retificador unidirecional _1 e os respectivos sinais de sincronismo para a potncia nominal.
vA ( t ) iA ( t )

a) Tenso de referncia e corrente na fase A.

vB (t ) iB ( t )

b) Harmnicas de corrente para a fase A.

c) Tenso de referncia e corrente na fase B.

vB (t ) iB ( t )

d) Harmnicas de corrente para a fase B.

e) Tenso de referncia e corrente na fase C.

f) Harmnicas de corrente para a fase C.

Fig. 8-36 Tenso de sincronismo e corrente de entrada.

A Tabela 8-7 mostra os valores obtidos para as taxas de distoro harmnica de corrente e de tenso, o fator de deslocamento e o fator de potncia.

222

Tabela 8-7 Fator de potncia.

THDV Fase A Fase B Fase C 4,277% 2,131% 2,845%

THDI 2,503% 2,162% 1,877%

FD 1,24 3,80 2,65

FP 0,9985 0,9973 0,9983

A Fig. 8-37 (a) mostra a variao da taxa de distoro harmnica das correntes de entrada em funo da potncia de sada e a Fig. 8-37 (b) mostra a variao do fator de potncia do retificador em funo da potncia de sada.
20 1 18 0.998

16

0.996

14

0.994

12

0.992

10 THDI(%) 8 FP

0.99

0.988

0.986

0.984

0.982

10 Po(kW)

12

14

16

18

20

0.98

10 Po(kW)

12

14

16

18

20

a) Taxa de distoro harmnica.

b) Fator de potncia.

Fig. 8-37 Taxa de distoro harmnica das correntes e fator de potncia.

Na Fig. 8-38 verifica-se o comportamento do rendimento do retificador em funo da potncia de sada, observa-se que este maior que 96% para potncias acima da metade do valor nominal de projeto.
100

98

96

(%)

94

92

90

88

10 Po(kW)

12

14

16

18

20

Fig. 8-38 Rendimento do retificador em funo da potncia de sada.

223

Na Fig. 8-39 (a) observa-se tenso de sada regulada em um valor de 700 V juntamente com as correntes de entrada. Um detalhe da ondulao da tenso de sada apresentado na Fig. 8-39 (b) na qual tambm se verifica que a ondulao da tenso de sada apresenta componentes de alta freqncia e de baixa freqncia.
iA ( t ) iC ( t ) iB ( t )

vO ( t )

a) Correntes de entrada (20 A/div) e tenso de sada.

b) Detalhe da tenso de sada.

Fig. 8-39 - Tenso de sada.

Na Fig. 8-40 tm-se a razo cclica para as trs fases para a operao do retificador com potncia nominal, verifica-se a semelhana destes sinais com aqueles apresentados no captulo 4.
DA (t )

DB ( t )

DC ( t )

Fig. 8-40 Razo cclica para as trs fases.

Os resultados experimentais apresentados ratificam a metodologia de modulao proposta para o retificador unidirecional _1. A estrutura estudada apresenta alto rendimento e elevado fator de potncia, com as correntes de entrada apresentando baixa taxa de distoro harmnica.

224

Na Fig. 8-41, na Fig. 8-42 e na Fig. 8-43 so apresentadas fotos do prottipo montado em laboratrio. A Fig. 8-42 destaca os componentes do estgio de entrada do retificador como os transformadores de sincronismo, a fonte auxiliar, o contator de prcarga, os indutores de entrada e os sensores de corrente.
condicionamento de sinais sensor de tenso drivers kit DSP indutores de entrada contator de pr-carga

mdulos IGBTs

capacitores de sada

sensores de corrente
Fig. 8-41 Prottipo montado em laboratrio.

contator de pr-carga

sensores de corrente

indutores de entrada Transformadores de sincronismo

Fig. 8-42 Prottipo montado em laboratrio.

fonte auxiliar

Na figura Fig. 8-43 so destacados os circuitos de controle e condicionamento de sinal do prottipo e partes do estgio de sada do retificador.

225

condicionamento de sinais sensor de tenso

kit DSP DAs drivers

IGBTs capacitores de sada

Fig. 8-43 - Prottipo montado em laboratrio.

dissipador

8.6. Concluso
Foi realizada a verificao experimental da aplicao das estratgias de modulao vetorial e controle vetorial aos retificadores unidirecionais de dois nveis Y_1 e _1. Os valores medidos na experimentao se aproximam dos valores tericos validando a anlise terica realizada para o clculo dos esforos de tenso e corrente dos retificadores. As estruturas estudadas apresentam alto rendimento e elevado fator de potncia, com as correntes de entrada apresentando baixa taxa de distoro harmnica e satisfazendo os requisitos da norma IEC 61000 3-4 [2]. Uma proposta do procedimento de partida foi implementada para os retificadores unidirecionais utilizando modulao e controle vetorial, em que as correntes de entrada dos retificadores ficam limitadas a nveis aceitveis para a operao dos mesmos.

226

CONCLUSO GERAL
Foram demonstrados os princpios da modulao vetorial e do controle vetorial a partir de sua aplicao ao retificador trifsico bidirecional com elevado fator de potncia. A modelagem do retificador bidirecional foi realizada utilizando-se a transformao de Park com a amostragem das correntes nas fases e a incluso do desacoplamento das variveis de eixo direto e de eixo em quadratura. Verificou-se atravs de simulaes que os modelos desenvolvidos para as malhas de corrente e de tenso podem ser aplicados a todas as topologias estudadas. A modulao vetorial foi aplicada aos retificadores unidirecionais, sendo implementada a partir da anlise das etapas de operao dos conversores para verificar os possveis vetores e os sinais de comando necessrios para a implementao destes vetores. Para os retificadores unidirecionais foi utilizada uma seqncia de vetores que minimiza o nmero de comutaes dos interruptores e calculados os intervalos de aplicao destes vetores. A partir destes intervalos, foram definidas as funes de razo cclica que quando comparadas com formas de onda triangulares, definem os sinais de comando dos interruptores. Assim, foi proposta uma metodologia simples e de fcil implementao que pode ser aplicada a todos retificadores unidirecionais estudados. Com esta metodologia, no necessrio definir-se os setores dos vetores, apenas a imposio dos setores de corrente em fase com as tenses de entrada para obteno de um elevado fator de potncia na entrada dos retificadores. Como principal diferena entre a aplicao da modulao vetorial para os retificadores unidirecionais e para o retificador bidirecional, destaca-se o fato que para a implementao dos vetores disponveis necessrio analisar os sentidos das correntes de entrada e assim definir os sinais de comando dos interruptores em cada setor analisado. A principal diferena entre a aplicao da modulao vetorial para os retificadores unidirecionais conectados em e em ponte para os retificadores unidirecionais conectados em Y que nos dois primeiros casos, possvel escolher uma seqncia de vetores de forma que um dos interruptores fique aberto durante o intervalo de durao de um setor. Os retificadores unidirecionais estudados utilizam a mesma seqncia de vetores, sendo que para a adaptao da seqncia utilizada no retificador bidirecional, necessrio

227

eliminar o vetor V7 e manter a mesma seqncia para o setor quando a corrente de maior mdulo negativa. Como todas as estruturas apresentam os mesmos pontos de conexo (A, B, C, P e N) para os elementos da entrada do retificador (rede trifsica e indutores de entrada) e para os elementos de sada do retificador (capacitor de sada e carga), as tenses apresentadas pelas estruturas retificadoras devem ser as mesmas para a execuo da funo de correo de fator de potncia. Por isso, utilizam-se as mesmas seqncias de vetores e podem ser empregados os mesmos modelos para o controle dos retificadores. As funes de razo cclica desenvolvidas para os retificadores Y_1, _1 e Ponte_1 podem ser utilizadas em outros retificadores com o mesmo tipo de conexo. Os resultados da aplicao das tcnicas de controle e modulao vetorial foram verificados por simulao para todos os retificadores estudados e experimentalmente para os retificadores Y_1 e _1. Os efeitos da aplicao de diferentes tcnicas de modulao sobre as perdas por comutao foram verificados atravs de simulao e os ndices de desempenho dos arranjos de semicondutores para os retificadores estudados foram analisados. Elaborou-se o projeto de um prottipo de 20 kW para atender as estruturas do retificador Y_1 e do retificador _1. Para tanto, foi feito o dimensionamento do estgio de potncia, a definio dos componentes de potncia utilizados, sensores, circuitos de sincronismo, circuitos de comando, etc. No capitulo referente a esta etapa, realizada uma breve descrio sobre o hardware para o condicionamento dos sinais de entrada e sada do DSP. Os controladores digitais foram projetados com a amostragem da malhas de tenso em 60 Hz e a amostragem das malhas de corrente em 10k Hz. O desempenho dos controladores discretos de tenso e corrente foi verificado atravs de simulaes que consideram as freqncias de amostragens utilizadas e a preciso da lgica de ponto fixo. Foi apresentada uma breve descrio das caractersticas do processador utilizado e da programao realizada em DSP, para o controle e modulao do retificador trifsico unidirecional. Na verificao experimental da aplicao das estratgias de modulao vetorial aos retificadores unidirecionais de dois nveis Y_1 e _1, os valores medidos se aproximam

228

dos valores tericos, validando a anlise terica realizada para o clculo dos esforos de tenso e corrente dos retificadores. As estruturas estudadas apresentam alto rendimento e elevado fator de potncia, com as correntes de entrada apresentando baixa taxa de distoro harmnica e satisfazendo os requisitos da norma IEC 61000 3-4 [2]. Uma proposta do procedimento de partida foi implementada para os retificadores unidirecionais utilizando modulao e controle vetorial, em que as correntes de entrada dos retificadores ficam limitadas a nveis aceitveis para a operao dos mesmos. A modulao vetorial mostrou-se uma ferramenta poderosa que permite alm da anlise das comutaes dos conversores e do contedo harmnico das correntes de entrada, permite a anlise de topologias ainda no estudadas, onde os conversores trifsicos so vistos como um sistema nico e no como trs sistemas monofsicos independentes. Como desvantagem das tcnicas de controle vetorial e modulao vetorial considera-se principalmente a complexidade de implementao. Como proposta para trabalhos futuros pode-se citar a utilizao de outras tcnicas de controle em conjunto com a modulao vetorial [67] e o estudo da aplicao da modulao vetorial a retificadores hbridos [68-70].

229

ANEXO A. Diagrama Esquemtico e Netlist para a Simulao do Retificador Trifsico Bidirecional

A.1. Diagrama Esquemtico para a Simulao do Retificador Trifsico Bidirecional
As figuras que seguem mostram os blocos implementados para a simulao do retificador trifsico PWM bidirecional em malha fechada.
Vo vo V+ VS28 Dbreak-X1 cmd2 H I 0 I1 V52 V- +
+ +

S29 cmd4
+ -

V51 V-

- +

H7 V+

D37 Sbreak-X3 D43

D38 Dbreak-X1 cmd6 Sbreak-X3 D44

S30
+ +

Dbreak-X1

D39 Sbreak-X3 D45 8 816u C32 R77

L8 I 790uH

R65 .11 R66 .11 R67 .11

0 Dbreak-X1

0 Dbreak-X1

0 Dbreak-X1

H9 V+

H 0 H8 H 0

L9 I

I2 V53
- +

L7

790uH

790uH

S33 cmd1
+ +

D42 Dbreak-X1

cmd3

S32 Dbreak-X1 + D41 Sbreak-X3 D47

S31 cmd5
+ +

Dbreak-X1

I3 seno coseno senop120 cosenop120 senom120 cosenom120 V15n V15p

Sbreak-X3 D48

D40 Sbreak-X3 D46

0 Dbreak-X1

0 Dbreak-X1

0 Dbreak-X1

V37
+ -

V38
+ -

V42
+ -

V43
+ -

V44
+ -

V45
+ -

V46 V47
+ + -

Fig. A.1 Estgio de potncia e fontes auxiliares.

coseno I1 cosenom120 I3 .8165 I2 I2 I1 senom120 I3 0.8165 seno

cosenop120

senop120

Dbeta Dd coseno Dalfa Dq

Dq V Dd seno

coseno seno

Fig. A.2 Transformaes utilizadas.

Id

Iq

230

R83 6.94k V15n TL082 R82 Vo 10k 5/400 V93

+ + V+ 3 2 4

C38 714n

V-

Idref
OUT 1

U26A 0 0

V15p

C34 2.65n R78 100k

C35 1.32n V15n V R79TL082 errod Idref Id 5.166k

2 4

V-

OUT + V+ 3

U24A 0

0.186 V15p C36 Iq C37 1.32n V15n 2.65n R80 100k

8

R81TL082 erroq 0 Iq 5.166k

2 -

V V Dq

Dd

V-

OUT + V+ 3

U25A 0

0.186 V15p
8

Id

Fig. A.3 Controlador de tenso e controladores de corrente com desacoplamento.

cmd2 V V V setor1 setor2 setor3 DA E38
IN+ OUT+ INOUT-

cmd1

E35
IN+ OUT+ INOUT-

V91
+ -

V86
+ -

V87
+ -

Vtri

V24
+ -

ETABLE V(%IN+, %IN-)

ETABLE V(%IN+, %IN-) 0

0 0 0 0 DB E39
IN+ OUT+ INOUT-

cmd4

cmd3

E36
IN+ OUT+ INOUT-

setor4

setor5

setor6

Vtri

ETABLE V(%IN+, %IN-)

ETABLE V(%IN+, %IN-) 0 cmd5

V88
+ -

V89
+ -

V90 DC
+ -

cmd6 E40
IN+ OUT+ INOUT-

E37
IN+ OUT+ INOUT-

Vtri 0 0 0

ETABLE V(%IN+, %IN-)

ETABLE V(%IN+, %IN-) 0

Fig. A.4 - Determinao dos setores e comparao.

231

um 5

Eq1 Dalfa 1.225 um Dbeta 0.707 .5 V um .5 V Dbeta 0.707 Dalfa 1.225 um Eq4 Dalfa 1.225 .5

Eq7

Eq5 Eq2 um um Dalfa 1.225 .5 V V Dbeta Dbeta 2.121 Eq6 Eq9 Eq3 um Dalfa 1.225 Dbeta 0.707 V Dbeta 0.707 Dbeta 2.121 .5 um .5 V Dalfa 1.225 V um .5 0.707 Dbeta 0.707 Dalfa 1.225 V .5 um .5 Eq8

Fig. A.5 - Clculo das razes cclicas dos interruptores.

setor1 Sbreak-X1
+

S34 Eq1
+ -

setor1 Sbreak-X1

S40 Eq2
+ -

setor1 Sbreak-X1

S46 Eq3
+ -

0 S35 setor2 Sbreak-X1 setor3 Sbreak-X1 setor4 Sbreak-X1 setor5 Sbreak-X1

+ -

Eq4 setor2 Sbreak-X1 setor3 Sbreak-X1 DA Eq1 setor4 Sbreak-X1 setor5 Sbreak-X1

0 S41
+ -

Eq5 setor2 Sbreak-X1 setor3 Sbreak-X1 DB Eq2 setor4 Sbreak-X1 setor5 Sbreak-X1

0 S47
+ -

Eq6

0 S36
+ -

Eq7 V

0 S42
+ -

Eq8 V

0 S48
+ -

Eq9 V DC Eq3

0 S37
+ -

0 S43
+ -

0 S49
+ -

0 S38
+ -

Eq4

0 S44
+ -

Eq5

0 S50
+ -

Eq6

0 S39 setor6 Sbreak-X1 0

+ -

Eq7 setor6 Sbreak-X1

0 S45
+ -

Eq8 setor6 Sbreak-X1

0 S51
+ -

Eq9

Fig. A.6 - Escolha dos setores.

Para as simulaes em malha aberta o bloco representado pela Fig. A.3 foi substitudo pelo bloco da Fig. A.7.
V V Dq Dd

Dqlinha

V98
+ -

Ddlinha 0.186

V102
+ -

0.186 0

0 Id

Iq

Fig. A.7 Razes cclicas Dd e Dq.

A.2. Netlist para a Simulao do Retificador Trifsico Bidirecional

* Schematics Netlist * V_V37 seno 0 +SIN 0 1 60 0 0 0 V_V38 coseno 0 +SIN 0 1 60 0 0 90 V_V42 senop120 0 +SIN 0 1 60 0 0 120 V_V43 cosenop120 0 +SIN 0 1 60 0 0 210 V_V44 senom120 0 +SIN 0 1 60 0 0 -120 V_V45 cosenom120 0 +SIN 0 1 60 0 0 -30 D_D45 $N_0001 $N_0002 Dbreak-X1 D_D44 $N_0003 $N_0004 Dbreak-X1 V_V47 V15p 0 DC 15

232

V_V46 V15n 0 DC -15 D_D43 $N_0005 $N_0006 Dbreak-X1 D_D46 $N_0007 0 Dbreak-X1 D_D40 0 $N_0002 Dbreak-X1 D_D47 $N_0008 0 Dbreak-X1 D_D42 0 $N_0006 Dbreak-X1 D_D48 $N_0009 0 Dbreak-X1 D_D41 0 $N_0004 Dbreak-X1 D_D39 $N_0002 Vo Dbreak-X1 D_D37 $N_0006 Vo Dbreak-X1 D_D38 $N_0004 Vo Dbreak-X1 X_S28 cmd2 0 Vo $N_0005 test_S28 X_S29 cmd4 0 Vo $N_0003 test_S29 X_S30 cmd6 0 Vo $N_0001 test_S30 X_S31 cmd5 0 $N_0002 $N_0007 test_S31 X_S32 cmd3 0 $N_0004 $N_0008 test_S32 X_S33 cmd1 0 $N_0006 $N_0009 test_S33 V_V53 $N_0010 $N_0011 +SIN 0 180 60 0 0 -30 R_R66 $N_0012 $N_0004 .11 R_R67 $N_0013 $N_0002 .11 X_H9 $N_0014 $N_0015 I2 0 test_H9 X_H8 $N_0010 $N_0016 I3 0 test_H8 X_H7 $N_0017 $N_0018 I1 0 test_H7 L_L8 $N_0018 $N_0019 790uH IC=78.13 L_L9 $N_0015 $N_0012 790uH IC=-39.065 L_L7 $N_0016 $N_0013 790uH IC=-39.065 V_V51 $N_0017 $N_0011 +SIN 0 180 60 0 0 90 V_V52 $N_0014 $N_0011 +SIN 0 180 60 0 0 210 R_R65 $N_0019 $N_0006 .11 C_C32 Vo 0 816u IC=400 R_R77 Vo 0 8 X_S46 setor1 0 Eq3 DC test_S46 X_S47 setor2 0 Eq6 DC test_S47 X_S48 setor3 0 Eq9 DC test_S48 X_S49 setor4 0 Eq3 DC test_S49 X_S50 setor5 0 Eq6 DC test_S50 X_S51 setor6 0 Eq9 DC test_S51 X_S40 setor1 0 Eq2 DB test_S40 X_S41 setor2 0 Eq5 DB test_S41 X_S42 setor3 0 Eq8 DB test_S42 X_S43 setor4 0 Eq2 DB test_S43 X_S44 setor5 0 Eq5 DB test_S44 X_S45 setor6 0 Eq8 DB test_S45 E_DIFF37 $N_0020 0 VALUE {V($N_0022,$N_0021)} X_U26A 0 $N_0023 V15p V15n Idref TL082 R_R82 $N_0020 $N_0023 10k R_R78 $N_0025 $N_0024 100k X_U24A 0 $N_0026 V15p V15n $N_0024 TL082 R_R80 $N_0028 $N_0027 100k E_DIFF36 erroq 0 VALUE {V(0,Iq)} X_U25A 0 $N_0029 V15p V15n $N_0027 TL082 E_DIFF35 errod 0 VALUE {V(Idref,Id)} E_SUM48 Dq 0 VALUE {V($N_0030)+V($N_0027)} E_DIFF48 Dd 0 VALUE {V($N_0024,$N_0031)} R_R83 $N_0023 $N_0032 6.94k R_R79 errod $N_0026 5.166k R_R81 erroq $N_0029 5.166k E_GAIN55 $N_0030 0 VALUE {0.186 * V(Id)} E_GAIN57 $N_0022 0 VALUE {5/400 * V(Vo)} C_C34 $N_0026 $N_0024 2.65n IC=-2.62 C_C35 $N_0026 $N_0025 1.32n IC=-2.62 C_C36 $N_0029 $N_0027 2.65n IC=-0.338 C_C37 $N_0029 $N_0028 1.32n IC=-0.338 E_GAIN56 $N_0031 0 VALUE {0.186 * V(Iq)} V_V93 $N_0021 0 DC 5 C_C38 $N_0032 Idref 714n IC=-1.94 V_V24 Vtri 0 +PULSE 0 5 0 49.99u 49.99u 10n 100u E_E35 cmd1 0 TABLE { V(cmd2, 0) } + ( (1.5,15) (2.5,0) ) E_E36 cmd3 0 TABLE { V(cmd4, 0) }

+ ( (1.5,15) (2.5,0) ) E_E37 cmd5 0 TABLE { V(cmd6, 0) } + ( (1.5,15) (2.5,0) ) E_E38 cmd2 0 TABLE { V(DA, Vtri) } + ( (0,0) (.1,15) ) E_E39 cmd4 0 TABLE { V(DB, Vtri) } + ( (0,0) (.1,15) ) E_E40 cmd6 0 TABLE { V(DC, Vtri) } + ( (0,0) (.1,15) ) V_V86 setor2 0 +PULSE 0 15 11.45ms 1n 1n 2.777m 16.666666m V_V91 setor1 0 +PULSE 0 15 14.23ms 1n 1n 2.777m 16.666666m V_V87 setor3 0 +PULSE 0 15 8.675ms 1n 1n 2.777m 16.666666m V_V88 setor4 0 +PULSE 0 15 5.897ms 1n 1n 2.777m 16.666666m V_V89 setor5 0 +PULSE 0 15 3.119ms 1n 1n 2.777777m 16.666666m V_V90 setor6 0 +PULSE 0 15 341us 1n 1n 2.777m 16.666666m E_GAIN90 Eq7 0 VALUE {.5 * V($N_0033)} E_DIFF53 $N_0033 0 VALUE {V($N_0035,$N_0034)} E_SUM53 $N_0035 0 VALUE {V(um)+V($N_0036)} E_GAIN91 $N_0036 0 VALUE {1.225 * V(Dalfa)} E_GAIN92 $N_0034 0 VALUE {0.707 * V(Dbeta)} E_GAIN93 Eq8 0 VALUE {.5 * V($N_0037)} E_SUM56 $N_0037 0 VALUE {V($N_0038)+V($N_0039)} E_DIFF55 $N_0039 0 VALUE {V(um,$N_0040)} E_GAIN94 $N_0040 0 VALUE {1.225 * V(Dalfa)} E_GAIN95 Eq9 0 VALUE {.5 * V($N_0041)} E_DIFF56 $N_0041 0 VALUE {V($N_0043,$N_0042)} E_DIFF57 $N_0043 0 VALUE {V(um,$N_0044)} E_GAIN96 $N_0044 0 VALUE {1.225 * V(Dalfa)} E_GAIN97 $N_0042 0 VALUE {2.121 * V(Dbeta)} E_GAIN98 $N_0038 0 VALUE {0.707 * V(Dbeta)} E_GAIN85 $N_0045 0 VALUE {.5 * V(um)} E_GAIN86 $N_0046 0 VALUE {1.225 * V(Dalfa)} E_GAIN87 $N_0047 0 VALUE {.5 * V(um)} E_GAIN88 $N_0048 0 VALUE {.5 * V(um)} E_GAIN89 $N_0049 0 VALUE {0.707 * V(Dbeta)} E_SUM54 Eq4 0 VALUE {V($N_0045)+V($N_0046)} E_SUM55 Eq5 0 VALUE {V($N_0050)+V($N_0047)} E_DIFF54 Eq6 0 VALUE {V($N_0048,$N_0049)} E_GAIN99 $N_0050 0 VALUE {0.707 * V(Dbeta)} E_GAIN77 Eq1 0 VALUE {.5 * V($N_0051)} E_SUM50 $N_0051 0 VALUE {V($N_0052)+V($N_0053)} E_SUM51 $N_0053 0 VALUE {V(um)+V($N_0054)} E_GAIN78 $N_0054 0 VALUE {1.225 * V(Dalfa)} E_GAIN79 Eq2 0 VALUE {.5 * V($N_0055)} E_SUM52 $N_0055 0 VALUE {V($N_0056)+V($N_0057)} E_DIFF50 $N_0057 0 VALUE {V(um,$N_0058)} E_GAIN80 $N_0058 0 VALUE {1.225 * V(Dalfa)} V_CONST13 um 0 DC 5 E_GAIN81 $N_0056 0 VALUE {2.121 * V(Dbeta)} E_GAIN82 Eq3 0 VALUE {.5 * V($N_0059)} E_DIFF51 $N_0059 0 VALUE {V($N_0061,$N_0060)} E_DIFF52 $N_0061 0 VALUE {V(um,$N_0062)} E_GAIN83 $N_0062 0 VALUE {1.225 * V(Dalfa)} E_GAIN84 $N_0060 0 VALUE {0.707 * V(Dbeta)} E_GAIN100 $N_0052 0 VALUE {0.707 * V(Dbeta)} E_SUM23 $N_0063 0 VALUE {V($N_0064)+V($N_0065)} E_SUM24 $N_0066 0 VALUE {V($N_0067)+V($N_0063)} E_MULT34 $N_0064 0 VALUE {V(coseno)*V(I1)} E_MULT35 $N_0065 0 VALUE {V(cosenom120)*V(I3)} E_MULT36 $N_0067 0 VALUE {V(cosenop120)*V(I2)}

233

E_SUM25 $N_0068 0 VALUE {V($N_0069)+V($N_0070)} E_SUM26 $N_0071 0 VALUE {V($N_0072)+V($N_0068)} E_MULT37 $N_0069 0 VALUE {V(seno)*V(I1)} E_MULT38 $N_0070 0 VALUE {V(senom120)*V(I3)} E_MULT39 $N_0072 0 VALUE {V(senop120)*V(I2)} E_GAIN40 Id 0 VALUE {.8165 * V($N_0066)} E_GAIN39 Iq 0 VALUE {0.8165 * V($N_0071)} E_MULT54 $N_0073 0 VALUE {V(coseno)*V(Dq)} E_MULT55 $N_0074 0 VALUE {V(seno)*V(Dd)} E_MULT56 $N_0075 0 VALUE {V(seno)*V(Dq)} E_MULT57 $N_0076 0 VALUE {V(coseno)*V(Dd)} X_S34 setor1 0 Eq1 DA test_S34 X_S35 setor2 0 Eq4 DA test_S35 X_S36 setor3 0 Eq7 DA test_S36 X_S37 setor4 0 Eq1 DA test_S37 X_S38 setor5 0 Eq4 DA test_S38 X_S39 setor6 0 Eq7 DA test_S39 E_DIFF49 Dbeta 0 VALUE {V($N_0073,$N_0074)} E_SUM49 Dalfa 0 VALUE {V($N_0075)+V($N_0076)} .subckt test_S28 1 2 3 4 S_S28 3 4 1 2 Sbreak-X3 RS_S28 1 2 1G .ends test_S28 .subckt test_S29 1 2 3 4 S_S29 3 4 1 2 Sbreak-X3 RS_S29 1 2 1G .ends test_S29 .subckt test_S30 1 2 3 4 S_S30 3 4 1 2 Sbreak-X3 RS_S30 1 2 1G .ends test_S30 .subckt test_S31 1 2 3 4 S_S31 3 4 1 2 Sbreak-X3 RS_S31 1 2 1G .ends test_S31 .subckt test_S32 1 2 3 4 S_S32 3 4 1 2 Sbreak-X3 RS_S32 1 2 1G .ends test_S32 .subckt test_S33 1 2 3 4 S_S33 3 4 1 2 Sbreak-X3 RS_S33 1 2 1G .ends test_S33 .subckt test_H9 1 2 3 4 H_H9 3 4 VH_H9 .02 VH_H9 1 2 0V .ends test_H9 .subckt test_H8 1 2 3 4 H_H8 3 4 VH_H8 .02 VH_H8 1 2 0V .ends test_H8 .subckt test_H7 1 2 3 4 H_H7 3 4 VH_H7 .02 VH_H7 1 2 0V .ends test_H7 .subckt test_S46 1 2 3 4 S_S46 3 4 1 2 Sbreak-X1 RS_S46 1 2 1G .ends test_S46 .subckt test_S47 1 2 3 4 S_S47 3 4 1 2 Sbreak-X1 RS_S47 1 2 1G

.ends test_S47 .subckt test_S48 1 2 3 4 S_S48 3 4 1 2 Sbreak-X1 RS_S48 1 2 1G .ends test_S48 .subckt test_S49 1 2 3 4 S_S49 3 4 1 2 Sbreak-X1 RS_S49 1 2 1G .ends test_S49 .subckt test_S50 1 2 3 4 S_S50 3 4 1 2 Sbreak-X1 RS_S50 1 2 1G .ends test_S50 .subckt test_S51 1 2 3 4 S_S51 3 4 1 2 Sbreak-X1 RS_S51 1 2 1G .ends test_S51 .subckt test_S40 1 2 3 4 S_S40 3 4 1 2 Sbreak-X1 RS_S40 1 2 1G .ends test_S40 .subckt test_S41 1 2 3 4 S_S41 3 4 1 2 Sbreak-X1 RS_S41 1 2 1G .ends test_S41 .subckt test_S42 1 2 3 4 S_S42 3 4 1 2 Sbreak-X1 RS_S42 1 2 1G .ends test_S42 .subckt test_S43 1 2 3 4 S_S43 3 4 1 2 Sbreak-X1 RS_S43 1 2 1G .ends test_S43 .subckt test_S44 1 2 3 4 S_S44 3 4 1 2 Sbreak-X1 RS_S44 1 2 1G .ends test_S44 .subckt test_S45 1 2 3 4 S_S45 3 4 1 2 Sbreak-X1 RS_S45 1 2 1G .ends test_S45 .subckt test_S34 1 2 3 4 S_S34 3 4 1 2 Sbreak-X1 RS_S34 1 2 1G .ends test_S34 .subckt test_S35 1 2 3 4 S_S35 3 4 1 2 Sbreak-X1 RS_S35 1 2 1G .ends test_S35 .subckt test_S36 1 2 3 4 S_S36 3 4 1 2 Sbreak-X1 RS_S36 1 2 1G .ends test_S36 .subckt test_S37 1 2 3 4 S_S37 3 4 1 2 Sbreak-X1 RS_S37 1 2 1G .ends test_S37 .subckt test_S38 1 2 3 4 S_S38 3 4 1 2 Sbreak-X1 RS_S38 1 2 1G .ends test_S38 .subckt test_S39 1 2 3 4 S_S39 3 4 1 2 Sbreak-X1 RS_S39 1 2 1G .ends test_S39

234

ANEXO B. Diagrama Esquemtico e Netlist para a Simulao do Retificador Trifsico Unidirecional Y_1
B.1. Esquemtico Unidirecional Y_1
As figuras que seguem mostram os blocos implementados para a simulao do retificador trifsico PWM unidirecional Y_1 operando em malha fechada.
Vo Dbreak D69 V+ VDbreak D68 Dbreak D67 V 8 816u comum D63 Dbreak Dbreak D59 C39 R85

para

Simulao

do

Retificador

Trifsico

V51 V-

- +

H7 V+

H fase1 R65 790uH .11 R66 .11 R67 .11 fase2 0 L10 I

Dbreak D49

cmd1a

I1 V52 V- +

Dbreak S52 Dbreak D54 + D50 Sbreak-X1 comum

+ -

cmd2a

Dbreak S53 D53 +

-

Dbreak D57 V

cmd3a

Dbreak S54 D58 +

-

H9 V+

H 0 H8 H 0

L11 I

I2 V53
- +

L12 790uH 790uH

fase3

fase1 Dbreak D52

I3

Dbreak D66

seno

coseno

senop120

cosenop120

senom120 cosenom120

V15n

V15p

V37
+ -

V38
+ -

V42
+ -

V43
+ -

V44
+ -

V45
+ -

V46 V47
+ + -

Fig. B.1 Estgio de potncia e fontes auxiliares.

coseno I1 cosenom120 I3 .8165 I2 I2 I1 senom120 I3 0.8165 seno

cosenop120

senop120

Dbeta Dd coseno Dalfa Dq

Dq V Dd seno

coseno seno

Fig. B.2 Transformaes utilizadas.

Id

Sbreak-X1 0

comum 0

Sbreak-X1

D61 fase2 Dbreak Dbreak Dbreak D51 D55

fase3 Dbreak D62 Dbreak D56 D60 Dbreak

Dbreak D65

Dbreak D64

Iq

235

R95 7.7k V15n TL082 R92 Vo 10k 5/400 V83

+ + V+ 3 2 4

C49 646n

V-

Idref
OUT 1

U30A 0 0

V15p

C45 2.65n R93 100k

C46 1.32n V15n V R96TL082 errod Idref Id 5.166k

2 4

V-

OUT + V+ 3

U31A 0

0.186 V15p C47 Iq C48 1.32n V15n 2.65n R94 100k

8

R97TL082 erroq 0 Iq 5.166k

2 -

Dd

V Dq
V-

OUT + V+ 3

U32A 0

0.186 V15p
8

Id

Fig. B.3 Controlador de tenso e controladores de corrente com desacoplamento.

setorAp setorBn setorCp DA E41
IN+ OUT+ INOUT-

cmd1a

V73
+ -

V74
+ -

V75
+ -

Vtri

V79
+ -

ETABLE V(%IN+, %IN-)

V80 0
+ -

0 0 DB E42
IN+ OUT+ INOUT-

cmd2a V

0 Vtri setorAn setorBp setorCn

ETABLE V(%IN+, %IN-) 0 cmd3a

V76
+ -

V77
+ -

V78
+ -

DC

E43
IN+ OUT+ INOUT-

Vtri 0 0 0

ETABLE V(%IN+, %IN-) 0

Fig. B.4 - Determinao dos setores e comparao.

236

um 5

Eq4 Eq1 um um 1 V Dbeta 0.707 Dalfa 1.225 Dbeta 0.707 V 1

Dalfa

1.225

Eq5 Eq2 um um 1 V Dalfa 1.225 Dbeta 0.707 Dalfa 1.225 Dbeta .707 V 1

Eq3 Eq6 um 1 V V Dbeta 1.414 Dbeta 1.414 um 1

Fig. B.5 - Clculo das razes cclicas dos interruptores.

S34 um + +

setorAp Sbreak-X1

setorAp Sbreak-X1

S40 Eq1 +
-

setorAp Sbreak-X1

S46 Eq2 + +

0 S41 Eq1 setorBn Sbreak-X1 setorCp V Sbreak-X1 setorAn Sbreak-X1 setorBp Sbreak-X1
+ -

0 S35 setorBn Sbreak-X1 setorCp Sbreak-X1 setorAn Sbreak-X1 setorBp Sbreak-X1

+ -

um setorBn Sbreak-X1 setorCp Sbreak-X1 DB Eq5 setorAn Sbreak-X1 um setorBp Sbreak-X1

0 S47
+ -

Eq3

0 S42 Eq4
+ -

0 S36
+ -

Eq3 V

0 S48
+ -

um V DC Eq4 um

0 S37
+ -

DA um

0 S43
+ -

0 S49
+ -

0 S44 Eq5
+ -

0 S50
+ -

0 S38
+ -

Eq6

0 S45 Eq2 setorCn Sbreak-X1 0

+ -

0 S39 setorCn Sbreak-X1 0

+ -

Eq6 setorCn Sbreak-X1

0 S51
+ -

Fig. B.6 - Escolha dos setores.

B.2. Netlist para a Simulao do Retificador Trifsico Unidirecional Y_1

* Schematics Netlist * V_V37 seno 0 +SIN 0 1 60 0 0 0 V_V38 coseno 0 +SIN 0 1 60 0 0 90 V_V42 senop120 0 +SIN 0 1 60 0 0 120 V_V43 cosenop120 0 +SIN 0 1 60 0 0 210 V_V44 senom120 0 +SIN 0 1 60 0 0 -120 V_V45 cosenom120 0 +SIN 0 1 60 0 0 -30 V_V47 V15p 0 DC 15 V_V46 V15n 0 DC -15 E_SUM23 $N_0001 0 VALUE {V($N_0002)+V($N_0003)} E_SUM24 $N_0004 0 VALUE {V($N_0005)+V($N_0001)} E_MULT34 $N_0002 0 VALUE {V(coseno)*V(I1)} E_MULT35 $N_0003 0 VALUE {V(cosenom120)*V(I3)} E_MULT36 $N_0005 0 VALUE {V(cosenop120)*V(I2)} E_SUM25 $N_0006 0 VALUE {V($N_0007)+V($N_0008)} E_SUM26 $N_0009 0 VALUE {V($N_0010)+V($N_0006)} E_MULT37 $N_0007 0 VALUE {V(seno)*V(I1)} E_MULT38 $N_0008 0 VALUE {V(senom120)*V(I3)} E_MULT39 $N_0010 0 VALUE {V(senop120)*V(I2)} E_GAIN40 Id 0 VALUE {.8165 * V($N_0004)} E_GAIN39 Iq 0 VALUE {0.8165 * V($N_0009)} X_S34 setorAp 0 um DA qualyuniy20k_S34 X_S35 setorBn 0 Eq1 DA qualyuniy20k_S35 X_S36 setorCp 0 Eq4 DA qualyuniy20k_S36 X_S37 setorAn 0 um DA qualyuniy20k_S37 X_S38 setorBp 0 Eq5 DA qualyuniy20k_S38 X_S39 setorCn 0 Eq2 DA qualyuniy20k_S39 X_S52 cmd1a 0 $N_0011 $N_0012 qualyuniy20k_S52

237

X_S53 cmd2a 0 $N_0013 $N_0014 qualyuniy20k_S53 X_S54 cmd3a 0 $N_0015 $N_0016 qualyuniy20k_S54 D_D49 fase1 $N_0011 Dbreak D_D50 comum $N_0011 Dbreak D_D51 $N_0017 comum Dbreak D_D52 $N_0017 fase1 Dbreak D_D53 comum $N_0013 Dbreak D_D54 fase2 $N_0013 Dbreak D_D55 $N_0018 fase2 Dbreak D_D56 $N_0018 comum Dbreak D_D57 fase3 $N_0015 Dbreak D_D58 comum $N_0015 Dbreak D_D59 $N_0019 comum Dbreak D_D60 $N_0019 fase3 Dbreak D_D62 $N_0014 $N_0018 Dbreak D_D63 $N_0016 $N_0019 Dbreak D_D64 0 $N_0019 Dbreak D_D65 0 $N_0018 Dbreak D_D66 0 $N_0017 Dbreak D_D67 $N_0015 Vo Dbreak D_D68 $N_0013 Vo Dbreak D_D69 $N_0011 Vo Dbreak E_E41 cmd1a 0 TABLE { V(DA, Vtri) } + ( (0,0) (.08,15) ) E_E42 cmd2a 0 TABLE { V(DB, Vtri) } + ( (0,0) (.08,15) ) V_V73 setorAp $N_0020 +PULSE 0 15 0 1n 1n 1.3888888ms 16.666666m V_V80 $N_0020 0 +PULSE 0 15 15.277777m 1n 1n 1.3888888ms 16.666666m V_V74 setorBn 0 +PULSE 0 15 1.38888m 1n 1n 2.777m 16.666666m V_V75 setorCp 0 +PULSE 0 15 4.166666m 1n 1n 2.777m 16.666666m X_S40 setorAp 0 Eq1 DB qualyuniy20k_S40 X_S41 setorBn 0 um DB qualyuniy20k_S41 X_S42 setorCp 0 Eq3 DB qualyuniy20k_S42 X_S43 setorAn 0 Eq5 DB qualyuniy20k_S43 X_S44 setorBp 0 um DB qualyuniy20k_S44 X_S45 setorCn 0 Eq6 DB qualyuniy20k_S45 X_S46 setorAp 0 Eq2 DC qualyuniy20k_S46 X_S47 setorBn 0 Eq3 DC qualyuniy20k_S47 X_S48 setorCp 0 um DC qualyuniy20k_S48 X_S49 setorAn 0 Eq4 DC qualyuniy20k_S49 X_S50 setorBp 0 Eq6 DC qualyuniy20k_S50 X_S51 setorCn 0 um DC qualyuniy20k_S51 V_V76 setorAn 0 +PULSE 0 15 6.9444444m 1n 1n 2.777m 16.666666m V_V78 setorCn 0 +PULSE 0 15 12.5m 1n 1n 2.777m 16.666666m V_V77 setorBp 0 +PULSE 0 15 9.7222222m 1n 1n 2.777777m 16.666666m X_H9 $N_0021 $N_0022 I2 0 qualyuniy20k_H9 X_H8 $N_0023 $N_0024 I3 0 qualyuniy20k_H8 V_V52 $N_0021 $N_0025 +SIN 0 180 60 0 0 210 V_V53 $N_0023 $N_0025 +SIN 0 180 60 0 0 -30 D_D61 $N_0012 $N_0017 Dbreak V_V51 $N_0026 $N_0025 +SIN 0 180 60 0 0 90 X_H7 $N_0026 $N_0027 I1 0 qualyuniy20k_H7 R_R67 $N_0028 fase3 .11 R_R66 $N_0029 fase2 .11 R_R65 $N_0030 fase1 .11 L_L10 $N_0027 $N_0030 790uH IC=78.13 L_L11 $N_0022 $N_0029 790uH IC=-39.065 L_L12 $N_0024 $N_0028 790uH IC=-39.065 R_R85 Vo 0 8 E_SUM58 $N_0031 0 VALUE {V($N_0032)+V(um)} E_GAIN90 Eq3 0 VALUE {1 * V($N_0031)} E_DIFF62 $N_0033 0 VALUE {V(um,$N_0034)} E_GAIN91 Eq6 0 VALUE {1 * V($N_0033)}

E_SUM59 $N_0035 0 VALUE {V($N_0036)+V($N_0037)} E_GAIN92 Eq1 0 VALUE {1 * V($N_0035)} E_DIFF63 $N_0037 0 VALUE {V(um,$N_0038)} E_GAIN93 $N_0038 0 VALUE {1.225 * V(Dalfa)} E_GAIN94 $N_0036 0 VALUE {0.707 * V(Dbeta)} E_GAIN95 Eq2 0 VALUE {1 * V($N_0039)} E_DIFF64 $N_0039 0 VALUE {V($N_0041,$N_0040)} E_DIFF65 $N_0041 0 VALUE {V(um,$N_0042)} E_GAIN96 $N_0042 0 VALUE {1.225 * V(Dalfa)} E_GAIN97 $N_0040 0 VALUE {0.707 * V(Dbeta)} E_GAIN98 $N_0032 0 VALUE {1.414 * V(Dbeta)} E_SUM60 $N_0043 0 VALUE {V($N_0044)+V($N_0045)} E_GAIN99 Eq4 0 VALUE {1 * V($N_0043)} E_SUM61 $N_0045 0 VALUE {V($N_0046)+V(um)} E_GAIN100 $N_0046 0 VALUE {1.225 * V(Dalfa)} E_GAIN101 $N_0044 0 VALUE {0.707 * V(Dbeta)} E_GAIN102 Eq5 0 VALUE {1 * V($N_0047)} E_DIFF66 $N_0047 0 VALUE {V($N_0049,$N_0048)} E_SUM62 $N_0049 0 VALUE {V($N_0050)+V(um)} E_GAIN103 $N_0050 0 VALUE {1.225 * V(Dalfa)} E_GAIN104 $N_0048 0 VALUE {.707 * V(Dbeta)} E_GAIN105 $N_0034 0 VALUE {1.414 * V(Dbeta)} E_MULT58 $N_0051 0 VALUE {V(coseno)*V(Dq)} E_MULT59 $N_0052 0 VALUE {V(seno)*V(Dd)} E_MULT60 $N_0053 0 VALUE {V(seno)*V(Dq)} E_MULT61 $N_0054 0 VALUE {V(coseno)*V(Dd)} E_DIFF67 Dbeta 0 VALUE {V($N_0051,$N_0052)} E_SUM63 Dalfa 0 VALUE {V($N_0053)+V($N_0054)} V_CONST13 um 0 DC 5 E_DIFF68 $N_0055 0 VALUE {V($N_0057,$N_0056)} X_U30A 0 $N_0058 V15p V15n Idref TL082 R_R92 $N_0055 $N_0058 10k R_R93 $N_0060 $N_0059 100k X_U31A 0 $N_0061 V15p V15n $N_0059 TL082 R_R94 $N_0063 $N_0062 100k E_DIFF69 erroq 0 VALUE {V(0,Iq)} X_U32A 0 $N_0064 V15p V15n $N_0062 TL082 E_DIFF70 errod 0 VALUE {V(Idref,Id)} E_SUM64 Dq 0 VALUE {V($N_0065)+V($N_0062)} E_DIFF71 Dd 0 VALUE {V($N_0059,$N_0066)} R_R96 errod $N_0061 5.166k R_R97 erroq $N_0064 5.166k E_GAIN106 $N_0065 0 VALUE {0.186 * V(Id)} E_GAIN107 $N_0057 0 VALUE {5/400 * V(Vo)} C_C45 $N_0061 $N_0059 2.65n IC=-2.62 C_C46 $N_0061 $N_0060 1.32n IC=-2.62 C_C47 $N_0064 $N_0062 2.65n IC=-0.338 C_C48 $N_0064 $N_0063 1.32n IC=-0.338 E_GAIN108 $N_0066 0 VALUE {0.186 * V(Iq)} C_C39 Vo 0 816u IC=400 C_C49 $N_0067 Idref 646n IC=-1.94 R_R95 $N_0058 $N_0067 7.7k V_V83 $N_0056 0 +PULSE 5 5.5 30m 10u 10u 75m 126m E_E43 cmd3a 0 TABLE { V(DC, Vtri) } + ( (0,0) (.08,15) ) V_V79 Vtri 0 +PULSE 0 4.95 0 49.99u 49.99u 10n 100u .subckt qualyuniy20k_S34 1 2 3 4 S_S34 3 4 1 2 Sbreak-X1 RS_S34 1 2 1G .ends qualyuniy20k_S34 .subckt qualyuniy20k_S35 1 2 3 4 S_S35 3 4 1 2 Sbreak-X1 RS_S35 1 2 1G .ends qualyuniy20k_S35 .subckt qualyuniy20k_S36 1 2 3 4 S_S36 3 4 1 2 Sbreak-X1 RS_S36 1 2 1G

238

.ends qualyuniy20k_S36 .subckt qualyuniy20k_S37 1 2 3 4 S_S37 3 4 1 2 Sbreak-X1 RS_S37 1 2 1G .ends qualyuniy20k_S37 .subckt qualyuniy20k_S38 1 2 3 4 S_S38 3 4 1 2 Sbreak-X1 RS_S38 1 2 1G .ends qualyuniy20k_S38 .subckt qualyuniy20k_S39 1 2 3 4 S_S39 3 4 1 2 Sbreak-X1 RS_S39 1 2 1G .ends qualyuniy20k_S39 .subckt qualyuniy20k_S52 1 2 3 4 S_S52 3 4 1 2 Sbreak-X1 RS_S52 1 2 1G .ends qualyuniy20k_S52 .subckt qualyuniy20k_S53 1 2 3 4 S_S53 3 4 1 2 Sbreak-X1 RS_S53 1 2 1G .ends qualyuniy20k_S53 .subckt qualyuniy20k_S54 1 2 3 4 S_S54 3 4 1 2 Sbreak-X1 RS_S54 1 2 1G .ends qualyuniy20k_S54 .subckt qualyuniy20k_S40 1 2 3 4 S_S40 3 4 1 2 Sbreak-X1 RS_S40 1 2 1G .ends qualyuniy20k_S40 .subckt qualyuniy20k_S41 1 2 3 4 S_S41 3 4 1 2 Sbreak-X1 RS_S41 1 2 1G .ends qualyuniy20k_S41 .subckt qualyuniy20k_S42 1 2 3 4 S_S42 3 4 1 2 Sbreak-X1 RS_S42 1 2 1G .ends qualyuniy20k_S42 .subckt qualyuniy20k_S43 1 2 3 4 S_S43 3 4 1 2 Sbreak-X1 RS_S43 1 2 1G .ends qualyuniy20k_S43 .subckt qualyuniy20k_S44 1 2 3 4

S_S44 3 4 1 2 Sbreak-X1 RS_S44 1 2 1G .ends qualyuniy20k_S44 .subckt qualyuniy20k_S45 1 2 3 4 S_S45 3 4 1 2 Sbreak-X1 RS_S45 1 2 1G .ends qualyuniy20k_S45 .subckt qualyuniy20k_S46 1 2 3 4 S_S46 3 4 1 2 Sbreak-X1 RS_S46 1 2 1G .ends qualyuniy20k_S46 .subckt qualyuniy20k_S47 1 2 3 4 S_S47 3 4 1 2 Sbreak-X1 RS_S47 1 2 1G .ends qualyuniy20k_S47 .subckt qualyuniy20k_S48 1 2 3 4 S_S48 3 4 1 2 Sbreak-X1 RS_S48 1 2 1G .ends qualyuniy20k_S48 .subckt qualyuniy20k_S49 1 2 3 4 S_S49 3 4 1 2 Sbreak-X1 RS_S49 1 2 1G .ends qualyuniy20k_S49 .subckt qualyuniy20k_S50 1 2 3 4 S_S50 3 4 1 2 Sbreak-X1 RS_S50 1 2 1G .ends qualyuniy20k_S50 .subckt qualyuniy20k_S51 1 2 3 4 S_S51 3 4 1 2 Sbreak-X1 RS_S51 1 2 1G .ends qualyuniy20k_S51 .subckt qualyuniy20k_H9 1 2 3 4 H_H9 3 4 VH_H9 .02 VH_H9 1 2 0V .ends qualyuniy20k_H9 .subckt qualyuniy20k_H8 1 2 3 4 H_H8 3 4 VH_H8 .02 VH_H8 1 2 0V .ends qualyuniy20k_H8 .subckt qualyuniy20k_H7 1 2 3 4 H_H7 3 4 VH_H7 .02 VH_H7 1 2 0V .ends

qualyuniy20k_H7

239

ANEXO C. Diagrama Esquemtico e Netlist para a Simulao do Retificador Trifsico Unidirecional _1

C.1. Esquemtico Unidirecional _1
As figuras que seguem mostram os blocos implementados para a simulao do retificador trifsico PWM unidirecional _1 operando em malha fechada.
Vo Dbreak D69 V+ VDbreak D68 Dbreak D67 V 8 816u fase1 D63 Dbreak Dbreak D59 C39 R85

para

Simulao

do

Retificador

Trifsico

V51 V-

- +

H7 V+

H fase1 R65 790uH .11 R66 .11 R67 .11 fase2 0 L10 I

Dbreak D49

cmd1a S52 Dbreak + D50 Sbreak-X1

+ -

Dbreak D54

cmd2a

Dbreak S53 D53 +

-

Dbreak D57 V

cmd3a

Dbreak S54 D58 +

-

I1 V52 V- +

H9 V+

H 0 H8 H 0

L11 I

I2 V53
- +

L12 790uH 790uH

fase3

fase1 Dbreak D52

I3

Dbreak D66

seno

coseno

senop120

cosenop120

senom120 cosenom120

V15n

V15p

V37
+ -

V38
+ -

V42
+ -

V43
+ -

V44
+ -

V45
+ -

V46 V47
+ + -

Fig. C.1 Estgio de potncia e fontes auxiliares.

coseno I1 cosenom120 I3 .8165 I2 I2 I1 senom120 I3 0.8165 seno

cosenop120

senop120

Dbeta Dd coseno Dalfa Dq

Dq V Dd seno

coseno seno

Fig. C.2 Transformaes utilizadas.

Id

fase2 0

Sbreak-X1

fase3 0

Sbreak-X1

D61 fase2 Dbreak Dbreak Dbreak D51 D55

fase3 Dbreak D62 Dbreak D56 D60 Dbreak

Dbreak D65

Dbreak D64

Iq

240

R97 7.7k V15n TL082 R92 Vo 10k 5/400 V82

+ + V+ 3 2 4

C49 646n

V-

Idref
OUT 1

U30A 0 0

V15p

C45 2.65n R93 100k

C46 1.32n V15n V R95TL082 errod Idref Id 5.166k

2 4

V-

OUT + V+ 3

U31A 0

0.186 V15p C47 Iq C48 1.32n V15n 2.65n R94 100k

8

R96TL082 erroq 0 Iq 5.166k

2 -

V V Dq

Dd

V-

OUT + V+ 3

U32A 0

0.186 V15p
8

Id

Fig. C.3 Controlador de tenso e controladores de corrente com desacoplamento.

V V V setorAp setorBn setorCp

cmd1a DA V73
+ -

E41
IN+ OUT+ INOUT-

V74
+ -

V75
+ -

Vtri

V79
+ -

ETABLE V(%IN+, %IN-)

V80 0
+ -

0 0 DB E42
IN+ OUT+ INOUT-

cmd2a V

0 Vtri ETABLE V(%IN+, %IN-) 0 cmd3a V76

+ -

setorAn

setorBp

setorCn

V77
+ -

V78 DC
+ -

E43
IN+ OUT+ INOUT-

Vtri 0 0 0

ETABLE V(%IN+, %IN-) 0

Fig. C.4 - Determinao dos setores e comparao.

241

um 5 Eq4 Eq1 um um 1 V Dalfa 1.225 Dbeta Dbeta 0.707 .707 V 1

Dalfa

1.225

Eq5 um Eq2 um 1 V Dalfa 1.225 Dbeta .707 V 1

Dalfa

1.225 Dbeta .707

Eq3 um 1 V Dbeta 1.414 Dbeta 1.414 um 1

Eq6

Fig. C.5 - Clculo das razes cclicas dos interruptores.

S69 setorAp Sbreak-X1
+

S55 Eq1 + +

setorAp Sbreak-X1

+ -

setorAp Sbreak-X1

S63 Eq2 + +

0 S59 setorBn Sbreak-X1 setorCp V Sbreak-X1 setorAn Sbreak-X1 setorBp Sbreak-X1

+ -

0 S56 setorBn Sbreak-X1 setorCp Sbreak-X1 setorAn Sbreak-X1 setorBp Sbreak-X1

+ -

Eq3 setorBn Sbreak-X1 Eq3 DB V setorCp Sbreak-X1 0 setorAn Sbreak-X1 Eq6 setorBp Sbreak-X1 Eq6 setorCn Sbreak-X1

0 S71
+ -

Eq1

0 S60 0
+ -

0 S64
+ -

0 S67
+ -

Eq4 V DC Eq4 0

0 S57
+ -

DA Eq5

0 S70
+ -

0 S65
+ -

0 S61
+ -

0 S72
+ -

0 S58
+ -

Eq5

0 S62 0 setorCn Sbreak-X1 0

+ -

0 S66
+ -

0 S68 setorCn Sbreak-X1 0

+ -

Eq2

Fig. C.6 - Escolha dos setores.

C.2. Netlist para a Simulao do Retificador Trifsico Unidirecional _1

* Schematics Netlist * V_V37 seno 0 +SIN 0 1 60 0 0 0 V_V38 coseno 0 +SIN 0 1 60 0 0 90 V_V42 senop120 0 +SIN 0 1 60 0 0 120 V_V43 cosenop120 0 +SIN 0 1 60 0 0 210 V_V44 senom120 0 +SIN 0 1 60 0 0 -120 V_V45 cosenom120 0 +SIN 0 1 60 0 0 -30 V_V47 V15p 0 DC 15 V_V46 V15n 0 DC -15 E_SUM23 $N_0001 0 VALUE {V($N_0002)+V($N_0003)} E_SUM24 $N_0004 0 VALUE {V($N_0005)+V($N_0001)} E_MULT34 $N_0002 0 VALUE {V(coseno)*V(I1)} E_MULT35 $N_0003 0 VALUE {V(cosenom120)*V(I3)} E_MULT36 $N_0005 0 VALUE {V(cosenop120)*V(I2)} E_SUM25 $N_0006 0 VALUE {V($N_0007)+V($N_0008)}

242

E_SUM26 $N_0009 0 VALUE {V($N_0010)+V($N_0006)} E_MULT37 $N_0007 0 VALUE {V(seno)*V(I1)} E_MULT38 $N_0008 0 VALUE {V(senom120)*V(I3)} E_MULT39 $N_0010 0 VALUE {V(senop120)*V(I2)} E_GAIN40 Id 0 VALUE {.8165 * V($N_0004)} E_GAIN39 Iq 0 VALUE {0.8165 * V($N_0009)} E_MULT54 $N_0011 0 VALUE {V(coseno)*V(Dq)} E_MULT55 $N_0012 0 VALUE {V(seno)*V(Dd)} E_MULT56 $N_0013 0 VALUE {V(seno)*V(Dq)} E_MULT57 $N_0014 0 VALUE {V(coseno)*V(Dd)} X_S52 cmd1a 0 $N_0015 $N_0016 qualyunid20k_S52 X_S53 cmd2a 0 $N_0017 $N_0018 qualyunid20k_S53 X_S54 cmd3a 0 $N_0019 $N_0020 qualyunid20k_S54 D_D49 fase1 $N_0015 Dbreak D_D50 fase2 $N_0015 Dbreak D_D51 $N_0021 fase2 Dbreak D_D52 $N_0021 fase1 Dbreak D_D53 fase3 $N_0017 Dbreak D_D54 fase2 $N_0017 Dbreak D_D55 $N_0022 fase2 Dbreak D_D56 $N_0022 fase3 Dbreak D_D57 fase3 $N_0019 Dbreak D_D58 fase1 $N_0019 Dbreak D_D59 $N_0023 fase1 Dbreak D_D60 $N_0023 fase3 Dbreak D_D62 $N_0018 $N_0022 Dbreak D_D63 $N_0020 $N_0023 Dbreak D_D64 0 $N_0023 Dbreak D_D65 0 $N_0022 Dbreak D_D66 0 $N_0021 Dbreak D_D67 $N_0019 Vo Dbreak D_D68 $N_0017 Vo Dbreak D_D69 $N_0015 Vo Dbreak E_E41 cmd1a 0 TABLE { V(DA, Vtri) } + ( (0,0) (.08,15) ) E_E42 cmd2a 0 TABLE { V(DB, Vtri) } + ( (0,0) (.08,15) ) V_V73 setorAp $N_0024 +PULSE 0 15 0 1n 1n 1.3888888ms 16.666666m V_V80 $N_0024 0 +PULSE 0 15 15.277777m 1n 1n 1.3888888ms 16.666666m V_V74 setorBn 0 +PULSE 0 15 1.38888m 1n 1n 2.777m 16.666666m V_V75 setorCp 0 +PULSE 0 15 4.166666m 1n 1n 2.777m 16.666666m V_V76 setorAn 0 +PULSE 0 15 6.9444444m 1n 1n 2.777m 16.666666m V_V78 setorCn 0 +PULSE 0 15 12.5m 1n 1n 2.777m 16.666666m V_V77 setorBp 0 +PULSE 0 15 9.7222222m 1n 1n 2.777777m 16.666666m X_H9 $N_0025 $N_0026 I2 0 qualyunid20k_H9 X_H8 $N_0027 $N_0028 I3 0 qualyunid20k_H8 V_V52 $N_0025 $N_0029 +SIN 0 180 60 0 0 210 V_V53 $N_0027 $N_0029 +SIN 0 180 60 0 0 -30 D_D61 $N_0016 $N_0021 Dbreak V_V51 $N_0030 $N_0029 +SIN 0 180 60 0 0 90 X_H7 $N_0030 $N_0031 I1 0 qualyunid20k_H7 R_R67 $N_0032 fase3 .11 R_R66 $N_0033 fase2 .11 R_R65 $N_0034 fase1 .11 L_L11 $N_0026 $N_0033 790uH IC=-39.065 L_L12 $N_0028 $N_0032 790uH IC=-39.065 C_C39 Vo 0 816u IC=400 R_R85 Vo 0 8 V_V79 Vtri 0 +PULSE 0 5 0 49.99u 49.99u 10n 100u X_S55 setorAp 0 Eq1 DA qualyunid20k_S55 X_S56 setorBn 0 Eq1 DA qualyunid20k_S56 X_S57 setorAn 0 Eq5 DA qualyunid20k_S57

X_S58 setorBp 0 Eq5 DA qualyunid20k_S58 X_S59 setorBn 0 Eq3 DB qualyunid20k_S59 X_S60 setorCp 0 Eq3 DB qualyunid20k_S60 X_S61 setorBp 0 Eq6 DB qualyunid20k_S61 X_S62 setorCn 0 Eq6 DB qualyunid20k_S62 X_S63 setorAp 0 Eq2 DC qualyunid20k_S63 X_S64 setorCp 0 Eq4 DC qualyunid20k_S64 X_S65 setorAn 0 Eq4 DC qualyunid20k_S65 X_S66 setorCn 0 Eq2 DC qualyunid20k_S66 X_S67 setorCp 0 0 DA qualyunid20k_S67 X_S68 setorCn 0 0 DA qualyunid20k_S68 X_S69 setorAp 0 0 DB qualyunid20k_S69 X_S70 setorAn 0 0 DB qualyunid20k_S70 X_S71 setorBn 0 0 DC qualyunid20k_S71 X_S72 setorBp 0 0 DC qualyunid20k_S72 E_DIFF49 Dbeta 0 VALUE {V($N_0011,$N_0012)} E_SUM49 Dalfa 0 VALUE {V($N_0013)+V($N_0014)} E_SUM39 $N_0035 0 VALUE {V($N_0036)+V($N_0037)} E_GAIN58 Eq1 0 VALUE {1 * V($N_0035)} E_DIFF50 $N_0037 0 VALUE {V(um,$N_0038)} E_GAIN78 Eq2 0 VALUE {1 * V($N_0039)} E_DIFF51 $N_0040 0 VALUE {V(um,$N_0041)} E_SUM51 $N_0042 0 VALUE {V($N_0043)+V(um)} E_GAIN80 Eq3 0 VALUE {1 * V($N_0042)} E_SUM52 $N_0044 0 VALUE {V($N_0045)+V($N_0046)} E_GAIN82 Eq4 0 VALUE {1 * V($N_0044)} E_GAIN84 Eq5 0 VALUE {1 * V($N_0047)} E_DIFF56 $N_0039 0 VALUE {V($N_0040,$N_0048)} E_SUM55 $N_0046 0 VALUE {V($N_0049)+V(um)} E_DIFF57 $N_0047 0 VALUE {V($N_0051,$N_0050)} E_SUM56 $N_0051 0 VALUE {V($N_0052)+V(um)} E_DIFF55 $N_0053 0 VALUE {V(um,$N_0054)} E_GAIN86 Eq6 0 VALUE {1 * V($N_0053)} V_CONST12 um 0 DC 5 E_GAIN90 $N_0038 0 VALUE {1.225 * V(Dalfa)} E_GAIN59 $N_0036 0 VALUE {0.707 * V(Dbeta)} E_GAIN91 $N_0041 0 VALUE {1.225 * V(Dalfa)} E_GAIN77 $N_0048 0 VALUE {.707 * V(Dbeta)} E_GAIN79 $N_0043 0 VALUE {1.414 * V(Dbeta)} E_GAIN92 $N_0049 0 VALUE {1.225 * V(Dalfa)} E_GAIN81 $N_0045 0 VALUE {.707 * V(Dbeta)} E_GAIN93 $N_0052 0 VALUE {1.225 * V(Dalfa)} E_GAIN83 $N_0050 0 VALUE {.707 * V(Dbeta)} E_GAIN85 $N_0054 0 VALUE {1.414 * V(Dbeta)} L_L10 $N_0031 $N_0034 790uH IC=78.13 E_DIFF62 $N_0055 0 VALUE {V($N_0057,$N_0056)} X_U30A 0 $N_0058 V15p V15n Idref TL082 R_R92 $N_0055 $N_0058 10k R_R93 $N_0060 $N_0059 100k X_U31A 0 $N_0061 V15p V15n $N_0059 TL082 R_R94 $N_0063 $N_0062 100k E_DIFF63 erroq 0 VALUE {V(0,Iq)} X_U32A 0 $N_0064 V15p V15n $N_0062 TL082 E_DIFF64 errod 0 VALUE {V(Idref,Id)} E_SUM58 Dq 0 VALUE {V($N_0065)+V($N_0062)} E_DIFF65 Dd 0 VALUE {V($N_0059,$N_0066)} R_R95 errod $N_0061 5.166k R_R96 erroq $N_0064 5.166k E_GAIN94 $N_0065 0 VALUE {0.186 * V(Id)} E_GAIN95 $N_0057 0 VALUE {5/400 * V(Vo)} C_C45 $N_0061 $N_0059 2.65n IC=-2.62 C_C46 $N_0061 $N_0060 1.32n IC=-2.62 C_C47 $N_0064 $N_0062 2.65n IC=-0.338 C_C48 $N_0064 $N_0063 1.32n IC=-0.338 E_GAIN96 $N_0066 0 VALUE {0.186 * V(Iq)} V_V82 $N_0056 0 +PULSE 5 5.5 30m 10u 10u 75m 126m R_R97 $N_0058 $N_0067 7.7k C_C49 $N_0067 Idref 646n IC=-1.94 E_E43 cmd3a 0 TABLE { V(DC, Vtri) } + ( (0,0) (.08,15) )

243

.subckt qualyunid20k_S52 1 2 3 4 S_S52 3 4 1 2 Sbreak-X1 RS_S52 1 2 1G .ends qualyunid20k_S52 .subckt qualyunid20k_S53 1 2 3 4 S_S53 3 4 1 2 Sbreak-X1 RS_S53 1 2 1G .ends qualyunid20k_S53 .subckt qualyunid20k_S54 1 2 3 4 S_S54 3 4 1 2 Sbreak-X1 RS_S54 1 2 1G .ends qualyunid20k_S54 .subckt qualyunid20k_H9 1 2 3 4 H_H9 3 4 VH_H9 .02 VH_H9 1 2 0V .ends qualyunid20k_H9 .subckt qualyunid20k_H8 1 2 3 4 H_H8 3 4 VH_H8 .02 VH_H8 1 2 0V .ends qualyunid20k_H8 .subckt qualyunid20k_H7 1 2 3 4 H_H7 3 4 VH_H7 .02 VH_H7 1 2 0V .ends qualyunid20k_H7 .subckt qualyunid20k_S55 1 2 3 4 S_S55 3 4 1 2 Sbreak-X1 RS_S55 1 2 1G .ends qualyunid20k_S55 .subckt qualyunid20k_S56 1 2 3 4 S_S56 3 4 1 2 Sbreak-X1 RS_S56 1 2 1G .ends qualyunid20k_S56 .subckt qualyunid20k_S57 1 2 3 4 S_S57 3 4 1 2 Sbreak-X1 RS_S57 1 2 1G .ends qualyunid20k_S57 .subckt qualyunid20k_S58 1 2 3 4 S_S58 3 4 1 2 Sbreak-X1 RS_S58 1 2 1G .ends qualyunid20k_S58 .subckt qualyunid20k_S59 1 2 3 4 S_S59 3 4 1 2 Sbreak-X1 RS_S59 1 2 1G .ends qualyunid20k_S59 .subckt qualyunid20k_S60 1 2 3 4 S_S60 3 4 1 2 Sbreak-X1 RS_S60 1 2 1G .ends qualyunid20k_S60 .subckt qualyunid20k_S61 1 2 3 4 S_S61 3 4 1 2 Sbreak-X1 RS_S61 1 2 1G .ends qualyunid20k_S61 .subckt qualyunid20k_S62 1 2 3 4 S_S62 3 4 1 2 Sbreak-X1 RS_S62 1 2 1G .ends qualyunid20k_S62 .subckt qualyunid20k_S63 1 2 3 4 S_S63 3 4 1 2 Sbreak-X1 RS_S63 1 2 1G .ends qualyunid20k_S63

.subckt qualyunid20k_S64 1 2 3 4 S_S64 3 4 1 2 Sbreak-X1 RS_S64 1 2 1G .ends qualyunid20k_S64 .subckt qualyunid20k_S65 1 2 3 4 S_S65 3 4 1 2 Sbreak-X1 RS_S65 1 2 1G .ends qualyunid20k_S65 .subckt qualyunid20k_S66 1 2 3 4 S_S66 3 4 1 2 Sbreak-X1 RS_S66 1 2 1G .ends qualyunid20k_S66 .subckt qualyunid20k_S67 1 2 3 4 S_S67 3 4 1 2 Sbreak-X1 RS_S67 1 2 1G .ends qualyunid20k_S67 .subckt qualyunid20k_S68 1 2 3 4 S_S68 3 4 1 2 Sbreak-X1 RS_S68 1 2 1G .ends qualyunid20k_S68 .subckt qualyunid20k_S69 1 2 3 4 S_S69 3 4 1 2 Sbreak-X1 RS_S69 1 2 1G .ends qualyunid20k_S69 .subckt qualyunid20k_S70 1 2 3 4 S_S70 3 4 1 2 Sbreak-X1 RS_S70 1 2 1G .ends qualyunid20k_S70 .subckt qualyunid20k_S71 1 2 3 4 S_S71 3 4 1 2 Sbreak-X1 RS_S71 1 2 1G .ends qualyunid20k_S71 .subckt qualyunid20k_S72 1 2 3 4 S_S72 3 4 1 2 Sbreak-X1 RS_S72 1 2 1G .ends qualyunid20k_S72

244

ANEXO D. Dimensionamento do Estgio de Potncia para o Retificador Trifsico PWM Unidirecional _1

D.1. Clculos Preliminares
O equacionamento que ser apresentado neste anexo ser efetuado a partir do circuito equivalente para o setor A+, apresentado na Fig. D.1, em que foram desprezadas as resistncias srie do circuito. A metodologia utilizada para o dimensionamento do estgio de potncia a mesma aplicada em [24] para o retificador unidirecional de dois nveis Y_1.

CO
i CO ( t )

RO
I RO

V O +

iO ( t )

SA

SC

LA
iA (t )
vA ( t )

LB

LC
iC ( t )
vC ( t )

iB (t )
vB ( t )

Fig. D.1 Circuito equivalente do retificador trifsico PWM para o setor A+.

Este equacionamento ser desenvolvido considerando a aplicao da estratgia de modulao da seo 4.3 e as expresses (D.1).

v A (t) = VP sen( t + 90 ) i A (t) = I P sen( t + 90 ) v B (t) = VP sen( t + 210 ) e i B (t) = I P sen( t + 210 ) v (t) = V sen( t 30 ) i (t) = I sen( t 30 ) P P C C

(D.1)

Com Iq = 0 e Q = 0 , desconsiderando-se RS, as razes cclicas de eixo direto e de

eixo em quadratura so dadas pela expresso (D.2).

245

3 VP Dd = 2 VO D = 2 L PO q 3 VP VO setor A+ (D.4), chega-se a expresso (D.5).

1 cos( t ) sen( t ) M dq = sen( t ) cos( t )

(D.2)

Aplicando a transformao inversa (D.3) e calculando as razes cclicas para o

(D.3)

D A (t ) = 1 D B (t ) = 0 DC (t ) = 1

3 1 D (t ) + D (t ) 2 2

(D.4)
3 1 D (t ) D (t ) 2 2

VP 2 L PO cos( t 30 ) + sen( t 30 D A (t ) = 1 3 VO 3 VP VO D B (t ) = 0 DC (t ) = 1 3 VP cos( t + 30 ) + 2 L PO sen( t + 30 VO 3 VP VO

) (D.5) )

Desprezando-se a parcela em seno, pois Dq muito menor que um, tm-se as razes cclicas das fases A, B e C dadas pela expresso (D.6) para o setor considerado.
V D A (t ) = 1 3 P cos( t 30 ) VO D B (t ) = 0 VP cos( t + 30 ) D C (t ) = 1 3 VO

(D.6)

246

D.2. Dimensionamento dos Indutores de Entrada

D.2.1. Valor da Indutncia

Sabe-se que a corrente de entrada controlada por largura de pulso, desta forma tm-se a relao (D.7).

VL = L

V t I I = L t L

(D.7)

Observa-se que a maior ondulao de corrente ocorre quando a corrente mxima, para a corrente i A (t) isto ocorre em t = 0 . Nesta situao:
D A (t ) = DC (t ) = 1 3 VP V 3 cos(+30 ) = 1 3 P . VO VO 2 (D.8)

E o intervalo em que ambos interruptores esto fechados dado por:

3 V 2 VO 3 VP t = 1 P TS = TS . 2 VO 2 VO

(D.9)

Sabendo-se que neste intervalo, a tenso sobre o indutor LA igual VP e definindo a variao percentual da corrente em relao ao pico de corrente como mostrado na expresso (D.10), determina-se o valor de L conforme a expresso (D.11).

I = I% I P = I%

2 PO 3 VP

(D.10)

L=

3 VP2 ( 2 VO 3 VP ) fS I% 4 PO VO

(D.11)

D.2.2. Corrente Eficaz no Indutor

Desprezando a ondulao de alta freqncia, a corrente eficaz no indutor a mesma da fase correspondente:

I LEF =

2 PO 3 VP

(D.12)

247

D.2.3. Corrente de Pico no Indutor

A corrente de pico no indutor dada pelo valor da corrente de pico, mais a parcela devida a ondulao de alta freqncia.
I LP = 2 PO 3 VP I% 1 + 2

(D.13)

D.2.4. Corrente Mdia no Indutor

Com a corrente no indutor praticamente senoidal, seu valor mdio zero. I LMED = 0
D.2.5. Tenso de Pico no Indutor

(D.14)

Observa-se que a mxima tenso no indutor LA ocorre em t = 60 , neste caso, o sistema opera no setor B-, onde a partir da transio do sub-setor SS6B para o sub-setor SS5B tm-se: D A (t ) D B (t ) e DC (t ) = 0 . Para o caso em que apenas SA est fechado, o sistema pode ser representado pelo circuito equivalente da Fig. D.1.
vA ( t ) +
LA

+ v LA ( t )
A

vB ( t ) +

iA ( t ) + v LB ( t )
iB (t )

LB
vC ( t ) +

+ v LC ( t )
C

+ VO

LC

iC ( t )

Fig. D.2 Circuito equivalente para o retificador trifsico PWM.

Sendo vlidas as relaes da expresso (D.15).

v A (t) + v B (t) + v C (t) = 0 v A (t) v LA (t) = v B (t) v LB (t) = v C (t) v LC (t) VO i (t) + i (t) + i (t) = 0 v (t) + v (t) + v (t) = 0 LB LC LA LB LC LA

(D.15)

Dando origem ao sistema (D.16).

248

v A (t) + v B (t) + v C (t) = 0 v LA (t) v LB (t) = v A (t) v B (t) v (t) v = v (t) v (t) + V LC A C O LA

(D.16)

A soluo deste sistema apresentada em (D.17).

1 v LA (t) = v A (t) + 3 VO 1 v LB (t) = v B (t) + VO 3 2 v LC (t) = v C (t) 3 VO

(D.17)

Para t = 60 tm-se v A (t) = VP sen( t + 90 ) = VP 2 assim, a mxima tenso sobre a indutncia dada pela expresso (D.18). VLP = VLAP = VP VO + 2 3 (D.18)

D.3. Dimensionamento do Capacitor de Sada

D.3.1. Valor da Capacitncia

Analisando o circuito da Fig. D.1 chega-se as relaes da expresso (D.19).

i O (t) = i B (t) [1 D A (t ) ] i C (t) [1 DC (t ) ]

(D.19)

Substituindo-se as expresses (D.1) e (D.5) em (D.19) e simplificando a expresso atravs de relaes trigonomtricas chega-se a expresso (D.20). 3 V I i O (t) = P P 2 VO (D.20)

Ou seja, se forem desprezadas as componentes de alta freqncia, considerando-se apenas os valores mdios instantneos dos sinais, a corrente de sada no apresenta ondulaes de baixa freqncia. Desta forma, o dimensionamento do capacitor deve considerar apenas a ondulao de alta freqncia. Assim, observando-se o circuito equivalente da Fig. D.1 pode-se concluir que quando os interruptores SA e SB esto fechados, i O (t) = 0 , ou seja, circula pelo capacitor a corrente drenada pela carga (resistor), assim:

249

QCO =

2VO 3VP 2VO fS

PO dt e VO

(D.21)

PO ( 2 VO 3 VP ) = CO VO = CO VO % VO . 2 2 fS VO expresso (D.9). Desta forma, define-se o valor da capacitncia atravs da expresso (D.23). CO = PO ( 2 VO 3 VP ) 3 2 fS VO VO %

(D.22)

Onde o intervalo no qual os interruptores SA e SB esto fechados dado pela

(D.23)

D.3.2. Corrente Eficaz no Capacitor

Pela simetria apresentada para a corrente no capacitor, pode-se utilizar o valor da corrente em um determinado sub-setor, com o prprio valor eficaz em um perodo de rede. Observa-se que no intervalo de durao do sub setor SS6A DC (t ) D A (t ) e DC (t ) = 0 , considerando-se que as correntes de fase e as razes cclicas permanecem constantes em um perodo de comutao, a corrente eficaz no capacitor em um perodo de chaveamento pode ser calculada pela expresso (D.24).
ICOEF TS
D T DC TS TS 1 A S 2 2 2 = [ I RO ] dt + [ I RO I B ] dt + [ I RO I B IC ] dt TS 0 DA TS DC TS

(D.24)

Resolvendo (D.24) resulta em (D.25).

2 ICOEF TS = D A I RO + ( D C D A ) ( I RO + I B ) + (1 D C ) ( I RO + I B + IC ) 2 2

(D.25)

Em um perodo da rede, a corrente eficaz dada pela expresso (D.26).

ICOEF =

1 6

ICEF TS ( t ) d t
0

(D.26)

Substituindo (D.1), (D.5) e (D.25) em (D.26) determina-se, aps simplificao, a expresso (D.27) para o clculo da corrente eficaz do capacitor de sada.

250

ICOEF =

PO 0, 613 VO 2 VP +1 VO 2 VP

(D.27)

D.3.3. Corrente de Pico no Capacitor

A corrente mxima no capacitor igual a corrente na carga dada pela expresso (D.28). ICOP = PO VO (D.28)

D.3.4. Corrente Mdia no Capacitor

Na operao em regime permanente a energia do capacitor constante, sendo a corrente mdia no capacitor obtida atravs de (D.29). ICOMED = 0
D.3.5. Tenso no Capacitor

(D.29)

A tenso mxima no capacitor, desprezando-se a ondulao de alta freqncia, dada pela equao (D.30). VCOEF VCOMED VO (D.30)

D.4. Dimensionamento dos Interruptores

D.4.1. Corrente Eficaz no Interruptor

Considerando-se que as correntes de fase e as razes cclicas permanecem constantes em um perodo de comutao, a corrente eficaz em um interruptor em um perodo de comutao dada pela expresso (D.31).
ISiEF TS 1 = TS
Di TS

[I ]
Si 0

dt = ISi Di

(D.31)

Como as razes cclicas e as correntes que circulam em um determinado interruptor dependem do setor analisado pode-se utilizar a simetria destes sinais em relao a outros setores. Por exemplo, o interruptor SB apresenta um funcionamento no setor A+ idntico

251

ao funcionamento do interruptor SA no setor C- e o interruptor SC apresenta um funcionamento no setor A+ idntico ao funcionamento do interruptor SA no setor B-, sendo que o funcionamento do interruptor igual para os semi-ciclos positivo e negativo da rede. Neste caso, a corrente eficaz em um interruptor para um perodo da rede dada pela expresso (D.32). ISEF = 2 ISAEF SETOR A+

) + (I
2

SBEFSETOR A+

) + (I
2

SCEFSETOR A+

)
2

(D.32)

Ento, pela anlise do circuito da Fig. D.1 obtm-se a expresso (D.33).

6 6 1 2 d t + IC ( t )2 DC ( t ) d t = I ( t ) DA ( t ) B 6 6

ISEF

(D.33)

Substituindo (D.1) e (D.5) em (D.33) determina-se, o valor da corrente eficaz no interruptor (D.34).
ISEF = PO 0, 087 VO 0,141 VP VP VO

(D.34)

D.4.2. Corrente de Pico no Interruptor

A corrente de pico no interruptor SA cuja envoltria dada pela corrente da fase A para o setor B- tem seu valor mximo no incio deste setor ( t = 30 ), sendo este valor obtido atravs da expresso (D.35).

ISP = I P sen( t + 90 ) =

3 IP 2

(D.35)

D.4.3. Corrente Mdia no Interruptor

Utilizando o mesmo raciocnio aplicado na determinao da corrente eficaz no interruptor, tem-se que a corrente mdia no interruptor para um perodo de comutao dada pela expresso (D.36).
ISiMED TS = 1 TS
Di TS

ISi dt = ISi Di

(D.36)

Ento, pela anlise do circuito da Fig. D.1 obtm-se a expresso (D.37).

252

ISMED

6 6 1 = I B ( t ) D A ( t ) d t + I C ( t ) D C ( t ) d t 6 6

(D.37)

Substituindo (D.1) e (D.5) em (D.37) determina-se, o valor da corrente mdia no interruptor (D.38).
ISMED = PO VP 0, 212 VO 0,333 VP VO

(D.38)

D.4.4. Tenso de Pico no Interruptor

A tenso mxima em um interruptor, desprezando-se a ondulao de alta freqncia, dada pela equao (D.39), como pode ser observado na etapa 5 da Fig. 4.2 . VSP VO (D.39)

D.5. Dimensionamento dos Diodos DI3456

D.5.1. Corrente Eficaz nos Diodos DI3456

O dimensionamento os diodos DI3456 ser realizado considerando a mesma metodologia aplicada no dimensionamento dos interruptores. Considerar-se- a simetria existente entre os setores para os sinais de corrente que circulam por estes diodos. Como exemplo, o diodo DB4 apresenta um funcionamento no setor A+ idntico ao funcionamento do diodo DA3 no setor C-e o diodo DC4 apresenta um funcionamento no setor A+ idntico ao funcionamento do interruptor DA3 no setor B-, sendo que o funcionamento do diodo em apenas um semi-ciclo da rede. A corrente eficaz em um diodo em um perodo de comutao dada pela expresso (D.40).
I DI3456EF TS = 1 DI t 2 [ I Di3456 ] dt = I Di3456 DI TS 0 TS
t

(D.40)

Onde t DI o intervalo de conduo da cada diodo. Neste caso, a corrente eficaz em um diodo para um perodo da rede dada pela expresso (D.41).

253

I DI3456EF =

I DA3EF

SETOR A+

) (
2

+ I DB4EF

SETOR A+

) (
2

+ I DC4EF

SETOR A+

(D.41)

Analisando as etapas de operao 3, 4, 5 e 6 apresentadas na Fig. 4.2 e os sinais de comando para os sub-setores SS1A obtm-se a expresso (D.42).
0 2 2 IB ( t ) + IC ( t ) DC ( t ) d t + 6 2 2 6 I A ( t ) I C ( t ) (1 DC ( t ) ) d t + + 2 2 1 6 = 2 6 2 2 IB ( t ) + IC ( t ) DA ( t ) d t + 0 2 2 6 I B ( t ) + IC ( t ) D t D t d t ( )) ( C( ) A 2 2 0

I DI3456EF

(D.42)

Substituindo (D.1) e (D.5) em (D.42) determina-se, o valor da corrente eficaz no nos diodos DI3456 (D.43). I DI3456EF = PO 0, 043 Vo 0, 027 Vp VP Vo (D.43)

D.5.2. Corrente de Pico nos Diodos DI3456

A corrente de pico nos diodos DI3456 cuja envoltria dada pela corrente da fase A para o setor B- tem seu valor mximo no incio deste setor ( t = 30 ), sendo este valor obtido atravs da expresso (D.44). I DI3456P = 3 IP 2 (D.44)

D.5.3. Corrente Mdia nos Diodos DI3456

Utilizando o mesmo raciocnio aplicado na determinao da corrente eficaz nos diodos DI3456 e analisando as etapas de operao 3, 4, 5 e 6 apresentadas na Fig. 4.2 e os sinais de comando para os sub-setores SS1A obtm-se a expresso.

254

I D3456MED

0 ( IB ( t ) IC ( t ) ) DC ( t ) d t + 6 6 I A ( t ) I C ( t ) 2 2 (1 DC ( t ) ) d t + 1 = 6 2 6 ( IB ( t ) IC ( t ) ) DA ( t ) d t + 0 6 I B ( t ) I C ( t ) ( DC ( t ) D A ( t ) ) d t 2 2 0

(D.45)

Substituindo (D.1) e (D.5) em (D.45) determina-se, o valor da corrente mdia no diodos DI3456.
I DI3456MED = PO 0,106 VO + 0, 004 VP VP VO

(D.46)

D.5.4. Tenso de Pico nos Diodos DI3456

A tenso mxima nos diodos DI3456, desprezando-se a ondulao de alta freqncia, dada pela equao (D.47), como pode ser observado na etapa 5 da Fig. 4.2 . VDI3456P VO (D.47)

D.6. Dimensionamento dos Diodos DI12

D.6.1.Corrente Eficaz nos Diodos DI12

Pela anlise do circuito da Fig. 4.1 verifica-se que:

I DA3 ( t ) + I DA5 ( t ) = ISA ( t ) + I DA1 ( t )

(D.48)

Com isso, tem-se que o valor eficaz da corrente nos diodos DI12 dado pela expresso (D.49).
I DI12EF = 2 I DI3456EF

) (I )
2 SEF

(D.49)

Substituindo (D.34) e (D.43) em (D.49) obtm-se (D.50).

255

I DI12EF =

PO 0, 085 VP VP VO

(D.50)

D.6.2. Corrente de Pico nos Diodos DI12

Observando as etapas de operao da Fig. 4.2, observa-se que os diodos DA1 e DC1 conduzem a corrente da fase A no semi-ciclo positivo, dividindo sua amplitude de forma igual, assim a envoltria da corrente destes diodos a corrente desta fase dividida por dois, sendo o valor mximo deste sinal obtido atravs da expresso (D.51). I DI12P = IP 2 (D.51)

D.6.3. Corrente Mdia nos Diodos DI12

A partir de (D.48), tem-se que o valor mdio da corrente nos diodos DI12 dado pela expresso(D.52). I DI12MED = 2 I DI3456MED ISMED Substituindo (D.38) e (D.46) em (D.52) obtm-se (D.53). I DI12MED = PO 3 VO (D.53) (D.52)

D.6.4. Tenso de Pico nos Diodos DI12

A tenso mxima nos diodos DI12, desprezando-se a ondulao de alta freqncia, dada pela equao (D.54), como pode ser observado na etapa 4 da Fig. 4.2 . VDI12P VO (D.54)

256

ANEXO E. Esquemas Eltricos das Placas Utilizadas no Prottipo

E.1. Esquemas Eltricos
Os esquemas eltricos das placas utilizadas no prottipo so apresentados da seguinte maneira: Fig. E-1 - Estgio de potncia; Fig. E-2 - Amostragem dos Sinais de Corrente; Fig. E-3 - Amostragem do Sinal de Tenso e Adaptao dos Sinais PWM para os circuitos de comando dos interruptores; Fig. E-4 - Amostragem dos Sinais de Sincronismo; Fig. E-5 - Fontes Auxiliares e Circuito de Pr-Carga; Fig. E-6 - Conversores D/A.

257

B Jpot MA

C MB

A MC

15V_A Inibe PWMA GND

8-9 3 SKI10/12_A 2 10-11

5 3 2 1

CA GA GA EA

15V_B Inibe PWMB GND

8-9 3 SKI10/12_B 2 10-11

5 3 2 1

CB GB GB EB

15V_C Inibe PWMC GND

8-9 3 SKI10/12_C 2 10-11

5 3 2 1

CC GC GC EC

VoP

SKM50GAL123D 3 DA1 1 DA3 HFA30PB120 A DA4 HFA30PB120 CA GA EA 1 6 7 SA MA B 2 DA6 HFA30PB120 DA2 HFA30PB120 DB4 HFA30PB120 1 DA5 HFA30PB120 DB3 HFA30PB120

SKM50GAL123D 3 DB1 1 CB GB EB 1 6 7 SB MB C 2 DB6 HFA30PB120 DB2 HFA30PB120 DC4 HFA30PB120 1 DB5 HFA30PB120 DC3 HFA30PB120

SKM50GAL123D 3 DC1 1 CC GC EC 1 6 7 SC MC DC6 HFA30PB120 DC2 HFA30PB120 18k/20W REQ2 1 DC5 HFA30PB120 18k/20W REQ1

CO1 2200uF/450V

CO3 2200uF/450V

CO2 2200uF/450V

CO4 2200uF/450V CO8 2200uF/450V VoN

CO6 2200uF/450V

CO5 2200uF/450V +

CO7 2200uF/450V

LA55P-A _ M

LA55P-B _

LA55P-C _

+ 100n 100n

+ 100n 100n

+ 100n 100n VoP

RSENSVB 27k/5W RSENSVA 27k/5W VoN RSENSVD 27k/5W

_ HT 27k/5W + HT RSENSVC LV25P/SP8 M _

-15V GND +15V IsensA 2 LA 2.4mH

-15V GND +15V IsensB 2 LB 2.4mH 2

-15V GND +15V IsensC LC 2.4mH

100n 100n

1 RPARTIDAA 6.8ohm/50W K1 CWM40 24V RelePre

1 RPARTIDAB 6.8ohm/50W

1 RPARTIDAC 6.8ohm/50W -15V GND +15V Vsens

FA Silized_35A

FB Silized_35A

FC Silized_35A Vf aseC

Vf aseA VFASEA

Vf aseB VFASEB

VFASEC

Fig. E-1 Estgio de potncia.

258

C1 3.3nF R1 10k 4 4 4 +15V 1

V+

R2 IsensA R4 56 GND Molex2A Molex3A 15V -15V GND IsensA GND R7

10k

V+

V+

15V 7

10

+15V R3 8 100 2 TL7726 U10 1 IADSP

U1B OUT LF347 V6 10k -

U1A LF347 OUT V-

-15V 11

11

R5 22k

11

-15V R6 47k

V-15V R10 22k

02

U1C LF347 OUT

09

0
C3 3.3nF R13 10k

R8 10k 3,3V C2 3.3nF R12 22k

R11 R9 22k 22k

GND

Molex2B Molex3B

15V -15V GND IsensB GND 15V -15V GND IsensC GND GND IsensB R16 56 R19 10k 2 R14 10k

V+

V+

V+

15V 1

12

+15V 14

+15V R15 7 100 3 TL7726 U10 1 IBDSP

U2A OUT LF347 V-

U1D LF347 OUT V13 0

U2B LF347 OUT V11

06
-15V R18 47k

-15V 11

11

R17 22k

-15V

0
C5 3.3nF R25 10k

Molex3C

R20 10k 3,3V C4 3.3nF R24 22k

R23 R21 22k 22k

R22 22k

GND

Molex2C

V+

R26 10k IsensC R28 56 GND R31 10k

V+

V+

12

15V 14

10

+15V 8

+15V R27 1 100 4 TL7726 U10 1 ICDSP

U2D OUT LF347 V13 -

U2C LF347 OUT V-

-15V 11

11

R29 22k

11

-15V R30 47k

V-15V R34 22k

09

U3A LF347 OUT

02

R32 10k 3,3V C6 3.3nF R36 22k

R35 R33 22k 22k

GND

15V 4 U2 11 -15V 100pF C7

15V 4 U1 100pF C8

15V 4 U3 100pF C9

0 C10
100pF -15V

11

C11 100pF

11 -15V

C12 100pF

Fig. E-2 - Amostragem dos sinais de corrente.

259

Molex3

15V -15V GND

C13 3.3nF Molex Driver A R37 10k 4

GND 15V_A Inibe PWMA

Molex2

Vsens GND Vsens R40 120 GND PWMADSP PWMBDSP

R38 10k

V+

15V 7 100 R39 -15V 5 TL7726 U10 1 GND GND Molex Driver B VoDSP 15V_B Inibe PWMB

U3B LF347OUT R41 10k V11 R42 10k 6

Barra de Pinos 2

0
Molex Driver C

GND 15V_C Inibe PWMC

PWMCDSP InibeDSP VsincADSP VsincBDSP 14 R43 1k 1 2 14 5V PWMADSP 15V

C14 3.3nF

14

VsincCDSP GND

15V U5A PWMBDSP 3 PWMA GND GND

5V

15V R44 1k 5 6 14

15V U5B 4 PWMB GND

U4A 2 7407 7

U4B 4 7407 7

Barra de Pinos 1

IADSP IBDSP ICDSP VoDSP GND 14 5V PWMCDSP Molex 15V_A GND 15V_B GND 15V_C GND +15V GND 47uF/25V 47uF/25V 15V_A 15V_B GND GND

4081 7 InibeN

4081 7 InibeN 15V

0 0
5V InibeDSP 5 10 PWMC 7 GND GND

0
14 15V 15V R45 J1 JUMPER1 1k 1 2 Inibe R45 15k U4C 6 7407

15V R46 1k 8 9 14

InibeN R45 680

U4D 8 7407 7

U5C

Q4 2N2222A

Molex

4081 InibeN 7

0
5V 15V 14 U4 14 100pF C16 U5 7 GND 100pF C15

0
Molex 15V_C +15V

-15V

5V

Molex

47uF/25V

47uF/25V

47uF/25V

Molex

-15V GND 5V GND

100n

100n

100n

100n

C17 Molex

100n

47uF/25V

0
100n

C18

C19

C20

C25

C21

Fig. E-3 - Amostragem do sinal de tenso e adaptao dos sinais PWM para os drivers.

260

R47 3.3k +15V 3 2 5K1 1 R49 R52 GND 10k VsincA 56n R54 C31 10k R55 100p 10k 4 U6 2 C30 3 + 33k R50 4.7k R51 R483,3V 82

T1 Vf aseA 1 3 VsincA

C29 2.2p

2 T2 Vf aseB 1

4 3

VsincB

8 5

V+ B

B/S

6 7 1

10k 1k R53

VsincADSP

2 T3 Vf aseC 1

4 3

LM311 OUT VG

VsincC

Q1 2N2222

GND

-15V R56 3.3k +15V 3 2 5K2 1 R58

0
Molex

VsincA VsincB VsincC

C32 2.2p

R573,3V 82 R60

5V

8 5

R61 GND 10k VsincB 56n R63 C35

U7 2 +

V+ B

B/S

6 7 1

Q2 2N2222

2 1 GND

22uF/15V

10k C33 LM311 OUT R65 100p 3 G 10k V-

33k R59 4.7k

3,3V VsincBDSP C36 100nF 3 4 U9 TPS77633D 6 5 C37 8 3,3V R64 270k C38 100nF 8 U10 1 100pF C34

10k 1k R62

0
-15V R66 3.3k +15V 3 2 5K3 1 R68 R71 GND 10k VsincC 56n R73 C47 10k R74 100p 10k 4 U8 2 C46 3 + 33k R69 4.7k R70 8 5 R673,3V 82 -15V

0
15V 8 U6 4 100pF C39 15V 8 U7 100pF C40 15V 8 U8 100pF C41

C45 2.2p

0 C42
100pF -15V

0 C43
100pF -15V

C44 100pF

V+ B

B/S

6 7 1

10k 1k R72

VsincCDSP

LM311 OUT VG

Q3 2N2222

GND

-15V

Fig. E-4 - Amostragem dos sinais de sincronismo.

261

R2 U2 24V D1N4004 D3 D1N4004 TR1 1 1 D4 C3 1000uF/63V VIN 2 LM7824/TO 330n/100V VOUT 2 C2 1000uF/63V R4 2k2 10k

1 50K1 2 3 2

+15V R1 U1 + 8 5 1k5 D2 LED Verde 6 7 1 R3 1k D1 D1N4004

24V RelePre Q1 SW1 microchav e TIP42B

LM311 OUT R5 C1 V4 3 G

D1N4004

D6

D1N4004

Sec1 2 1

D7

100n

D5 LED Verm

10k

33uF/63V

V+ B

B/S

GND +15V D1N4004 1 D9 C7 1000uF/35V U3 3 C6 220uF/25V R6 1k5

GND

D8

D1N4004

IN

OUT 2

LM7815C/TO220 330n/100V

Sec2 GND D1N4004 D13 D1N4004 2 1 1 D14 C11 1000uF/35V U4 IN OUT 2 3 220uF/25V R7 1k5 100n D15 LED Verm

D1N4004

D11

D1N4004

D12

100n

D10 LED Verm GND

LM7815C/TO220 330n/100V

Sec3 D1N4004 D1N4004 D16 2 Vf aseA 1 1

D17

U5 D1N4004 D18 D1N4004 1 D19 C15 1000uF/35V IN OUT 2 3 C14 220uF/25V R8 680

+5V

-15V Sec4

LM7805C/TO220 330n/100V

Prim Vf aseB 2

D1N4004

D21

D1N4004

D22

100n

D20 LED Verm GND

2 D1N4004 1 D23 D1N4004 D24 C19 1000uF/35V

15V_A 1 U6 IN OUT 2 3 C18 1000uF/35V R9 1k5

LM7815C/TO220 330n/100V

Sec5 D1N4004 D26 D1N4004

D27

100n

D25 LED Verm D1N4004 GND D28 D1N4004 1 D29 C23 4400uF/450V U7 IN OUT 2 3 C22 1000uF/35V R10 1k5 15V_B

2 1

Sec6 15V_C D1N4004 D33 D1N4004 1 D34 C27 1000uF/35V U8 IN OUT 2 3 C26 1000uF/35V R11 1k5

LM7815C/TO220 330n/100V

D1N4004

2 1

D31

D1N4004

D32

100n

D30 LED Verm GND

LM7815C/TO220 330n/100V

Sec7

D1N4004

D36

D1N4004

D37

100n

D35 LED Verm GND

Fig. E-5 - Fontes auxiliares e circuito de pr-carga.

262

Conector KRE_1

B0Var1 B1Var1 Barra de Pinos B2Var1 B3Var1 B4Var1 B5Var1 B6Var1 B7Var1
1

V+

15V 1 5 -15V + 4 15V 7 PT_1

+15V -15V 5V GND

0
2 16.5k R3 R11 33k R12 33k R4 R13 33k 16.5k R5 16.5k R6 16.5k 16.5k 16.5k 16.5k R7 R8 R9 R10 33k R16 33k R17 33k R18 33k R19 33k -

V-

0
6 R2 27k

11

U1B LF347OUT V-

V+

U1A LF347OUT

Var1

0
-15V 15V 4 U1 11 100nF C2 1 50K1 2

R14 33k

R15 33k

0
B0Var2 B1Var2 Barra de Pinos B2Var2 B3Var2 B4Var2 B5Var2 B6Var2
1

C1 5pF 4 15V 4 8 12 -15V 11 +

11

R1 82k

V+

B0Var1

B1Var1

B2Var1

B3Var1

B4Var1

B5Var1

B6Var1

B7Var1

10

0
9 16.5k 16.5k 16.5k 16.5k 16.5k 16.5k 16.5k R22 R23 R24 R25 R26 R27 R28 R29 33k R30 33k R31 33k R32 33k R33 33k R34 33k R35 33k R36 33k R37 33k R38 33k -

V-

0
13 R21 27k

U1D LF347OUT V-

V+

U1C LF347OUT

15V 14

PT_2

-15V

C3 100nF

Var2 15V 100nF C4

11

R20 82k

-15V 3 2 1 50K2 4 U2 11 -15V 15V 7 PT_3

B7Var2

0
B0Var3 B1Var3 Barra de Pinos B2Var3 B3Var3 B4Var3 B5Var3 B6Var3
1

C5 5pF 3 15V 1 5 -15V 11 + 4

B0Var2

B1Var2

B2Var2

B3Va2

B4Var2

B5Va2

B6Var2

B7Var2

0
2 16.5k 16.5k 16.5k 16.5k 16.5k 16.5k 16.5k R41 R42 R43 R44 R45 R46 R47 R48 33k R49 33k R50 33k R51 33k R52 33k R53 33k R54 33k R55 33k R56 33k R57 33k -

V-

0
6 R40 27k

U2B LF347OUT V-

V+

U2A LF347OUT

V+

C6 100nF

Var3 5V -15V

11

R39 82k

3 2

1 50K3 3 4 U3 TPS77633D 2 1 6 5 C9 8 R58 270k 22uF/15V 3,3V

B7Var3

0
B0Var3 B1Var3 B2Var3 B3Var3 B4Var3 B5Var3 B6Var3 B7Var3

C7 5pF

Sel_8 Sel_7 Barra de Pinos

3,3V Sel_1 3,3V Sel_2 3,3VSel_3 3,3V Sel_4 3,3V Sel_5 3,3V Sel_6 3,3VSel_7 3,3V Sel_8

C8 100nF

R59

R67

R60

R63

R68

R71

R64

R72

R61

R62

R65

R70

R73

R66

Sel_5 Sel_4 Sel_3 Sel_2

10k

1k

10k

1k

10k

1k

10k

1k

10k

R69

1k

10k

1k

10k

1k

10k

1k

R74

Sel_6

GND

Sel_1

SW1

SW2

SW3

SW4

SW5

SW6

SW7

SW8 chave_8

Fig. E-6 Conversores D/A.

263

ANEXO F. Listagem do Programa para o Controle do Retificador Trifsico Unidirecional

A listagem do programa de controle para o retificador Y_1 com VL = 380 V e VO = 400 V apresentada a seguir, sendo que no so apresentadas as partes relativas seleo e sada de variveis para os conversores D/A.
.include f2407.h ;~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ ;Definicao de Constantes ;~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ stk_len .set 200 pwm_half_per .set 1984 pwm_duty .set 992 table_len .set 168 ;~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ ;Definio de variaveis e secoes ;~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ .bss temp,1 .bss SincA,1 .bss SincB,1 .bss SincC,1 .bss SincA_ant,1 .bss setor,1 .bss Dd,1 .bss Dq,1 .bss Ddnom,1 .bss Dqnom,1 .bss Ddlinha,1 .bss Dqlinha,1 .bss DA,1 .bss DB,1 .bss DC,1 .bss Dalfa,1 .bss Dbeta,1 .bss escala,1 .bss KD_1,1 .bss KD_2,1 .bss KD_3,1 .bss pcos,1 .bss psen,1 .bss pcosp120,1 .bss pcosm120,1 .bss psenp120,1 .bss psenm120,1 .bss IA,1 .bss IA1,1 .bss IB,1 .bss IB1,1 .bss IC,1 .bss IC1,1 .bss VO,1 .bss VO1,1 .bss ID,1 .bss IQ,1 .bss XA2,1 .bss Sel,1 .bss Kdesacopl,1 .bss DdlinhaIANT,1 .bss DqlinhaIANT,1 .bss DdlinhaP,1 .bss DdlinhaI,1 .bss DqlinhaP,1 .bss DqlinhaI,1 .bss ErroId,1 .bss ErroIq,1 .bss ErroIdANT,1 ErroIqANT,1 IDref,1 IDrefSAT,1 IDrefP,1 IDrefI,1 IDrefIANT,1 ErroV,1 ErroVANT,1 Voref,1 Vorefnom,1 IDrefF,1 IDrefFANT,1 K1I,1 K2I,1 K1F,1 K2F,1 K1V,1 K2V,1 KARWV,1 KARWI,1 IDrefSATANT,1 DqlinhaSAT,1 Umquarto,1 soma_A,1 media_A,1 soma_B,1 media_B,1 soma_C,1 media_C,1 soma_VO,1 Vomed,1 Kmed,1 Inibe,1 Vmin,1 Vmedio,1 Vmin1,1 histerese,1 Vmax,1 Vmax1,1 histerese2,1 temporizador,1 Ddsoft,1 Dqsoft,1 sincronismo,1 fator,1 stk .usect "stack",stk_len ;~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ ;Tabela dos vetores de interrupcao ;~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ .sect "vectors" B start int1: B adc_isr int2: B int2 int3: B int3 int4: B int4 int5: B int5 int6: B int6 int7: B int7 int8: B int8 int9: B int9 .bss .bss .bss .bss .bss .bss .bss .bss .bss .bss .bss .bss .bss .bss .bss .bss .bss .bss .bss .bss .bss .bss .bss .bss .bss .bss .bss .bss .bss .bss .bss .bss .bss .bss .bss .bss .bss .bss .bss .bss .bss .bss .bss .bss .bss

264

int10: B int10 int11: B int11 int12: B int12 int13: B int13 int14: B int14 int15: B int15 int16: B int16 int17: B int17 int18: B int18 int19: B int19 int20: B int20 int21: B int21 int22: B int22 int23: B int23 int24: B int24 int25: B int25 int26: B int26 int27: B int27 int28: B int28 int29: B int29 int30: B int30 int31: B int31 ;~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ ; Rotina principal ;~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ .text start: ;~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ ; atribuio de valores ;~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ LDP #SincA SPLK #1h, SincA LDP #SincB SPLK #1h, SincB LDP #SincC SPLK #1h, SincC LDP #SincA_ant SPLK #0h, SincA_ant LDP #setor SPLK #1h, setor LDP #Dd SPLK #8492, Dd LDP #Dq SPLK #1127, Dq LDP #Ddsoft SPLK #12435, Ddsoft LDP #Dqsoft SPLK #133, Dqsoft LDP #Ddnom SPLK #8492, Ddnom LDP #Dqnom SPLK #1127, Dqnom LDP #Ddlinha SPLK #8492, Ddlinha LDP #DdlinhaP SPLK #0, DdlinhaP LDP #DdlinhaI SPLK #8492, DdlinhaI LDP #Dqlinha SPLK #0, Dqlinha LDP #KD_1 SPLK #20066, KD_1 LDP #KD_2 SPLK #23170, KD_2 LDP #KD_3 SPLK #11585, KD_3 LDP #KD_4 SPLK #26755, KD_4 LDP #DA SPLK #0, DA LDP #DB SPLK #0, DB LDP #DC SPLK #0, DC LDP #Dalfa

SPLK LDP SPLK LDP SPLK LDP SPLK LDP SPLK LDP SPLK LDP SPLK LDP SPLK LDP SPLK LDP SPLK LDP SPLK LDP SPLK LDP SPLK LDP SPLK LDP SPLK LDP SPLK LDP SPLK LDP SPLK LDP SPLK LDP SPLK LDP SPLK LDP SPLK LDP SPLK LDP SPLK LDP SPLK LDP SPLK LDP SPLK LDP SPLK LDP SPLK LDP SPLK LDP SPLK LDP SPLK LDP SPLK LDP SPLK LDP SPLK LDP SPLK LDP SPLK LDP SPLK

#0, Dalfa #Dbeta #0, Dbeta #escala #7936,escala #Kdesacopl #2666,Kdesacopl #sincronismo #0,sincronismo #pcos TABELA,pcos #psen (TABELA+126),psen #pcosp120 (TABELA+56),pcosp120 #psenp120 (TABELA+14),psenp120 #pcosm120 (TABELA+112),pcosm120 #psenm120 (TABELA+70),psenm120 #IA #0,IA #IA1 #0,IA1 #IB #0,IB #IB1 #0,IB1 #IC #0,IC #IC1 #0,IC1 #VO #0,VO #VO1 #0,VO1 #ID #0,ID #IQ #0,IQ #XA2 #0, XA2 #Sel #0, Sel #DdlinhaIANT #0, DdlinhaIANT #DqlinhaIANT #0, DqlinhaP #DqlinhaP #0, DqlinhaI #DqlinhaI #0, DqlinhaIANT #ErroId #0, ErroId #ErroIq #0, ErroIq #ErroIdANT #0, ErroIdANT #ErroIqANT #0, ErroIqANT #IDref #0, IDref #IDrefIANT #0, IDrefIANT #IDrefI #0, IDrefI #IDrefP #0, IDrefP #IDrefSAT #0, IDrefSAT #ErroV #0, ErroV #ErroVANT #0, ErroVANT

265

LDP #Voref SPLK #22012, Voref LDP #Vorefnom SPLK #28768, Vorefnom LDP #Vmedio SPLK #24658, Vmedio LDP #Vmin SPLK #18986, Vmin LDP #Vmin1 SPLK #17437, Vmin1 LDP #histerese SPLK #0, histerese LDP #Vmax SPLK #32056, Vmax LDP #Vmax1 SPLK #30822, Vmax1 LDP #histerese2 SPLK #0, histerese2 LDP #fator SPLK #1,fator LDP #IDrefF SPLK #0, IDrefF LDP #IDrefFANT SPLK #0, IDrefFANT LDP #K1I SPLK #19939, K1I LDP #K2I SPLK #8323, K2I LDP #K1F SPLK #27099, K1F LDP #K2F SPLK #5669, K2F LDP #K1V SPLK #29196, K1V LDP #K2V SPLK #21561, K2V LDP #KARWV SPLK #16384, KARWV LDP #KARWI SPLK #3277, KARWI LDP #IDrefSATANT SPLK #0, IDrefSATANT LDP #DqlinhaSAT SPLK #0, DqlinhaSAT LDP #Umquarto SPLK #8193,Umquarto LDP #temporizador SPLK #0,temporizador LDP #soma_A SPLK #0, soma_A LDP #media_A SPLK #16384, media_A LDP #soma_B SPLK #0, soma_B LDP #media_B SPLK #16384, media_B LDP #soma_C SPLK #0, soma_C LDP #media_C SPLK #16384, media_C LDP #soma_VO SPLK #0, soma_VO LDP #Vomed SPLK #0, Vomed LDP #Kmed SPLK #195,Kmed LDP #Inibe SPLK #666, Inibe LDP #TABELA LAR AR5, #TABELA LAR AR6, #1h LAR AR7, #(TABELA+126) ;~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ ;Desabilita o watchdog ;~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~

LDP #DP_PF1 SPLK #11101000b, WDCR ;~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ ;Configura os regs. de controle do sist. ;~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ LDP #DP_PF1 SPLK #0000000011111101b, SCSR1 SPLK #0000000000001111b, SCSR2 ;~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ ;Configura a pilha ;~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ LAR AR1, #stk MAR *, AR1 ;~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ ;Configura as interrupcoes do nucleo ;~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ LDP #0h SPLK #111111b,IFR SPLK #000001b,IMR ;~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ ;Configura os pinos de I/O ;~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ LDP #DP_PF2 SPLK #0000000000000000b,MCRA SPLK #1111111000000000b,MCRB SPLK #0000000000101010b,MCRC ;~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ ;Configura os pinos do IOPA como saida ;~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ LDP #DP_PF2 LACC PADATDIR OR #1111111100000000b SACL PADATDIR ;~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ ;Configura os pinos do IOPB como saida ;~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ LDP #DP_PF2 LACC PBDATDIR OR #1111111100000000b SACL PBDATDIR ;~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ ;Configura os pinos do IOPC como saida ;~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ LDP #DP_PF2 LACC PCDATDIR OR #1111111100000000b SACL PCDATDIR ;~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ ;Configura pino IOPE7 como sada ;~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ LDP #DP_PF2 LACC PEDATDIR OR #1000000010000000b SACL PEDATDIR ;~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ ;Configura pinos IOPF 0-6 como entrada ;~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ LDP #DP_PF2 LACC PFDATDIR AND #1000000011111111b SACL PFDATDIR ;~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ ;Configura o ADC ;~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ LDP #DP_PF2 SPLK #0100000000000000b, ADCTRL1 SPLK #0000000000000011b, MAX_CONV SPLK #0011001000010000b, CHSELSEQ1 SPLK #0010000000010000b, ADCTRL1 SPLK #1100011000000010b, ADCTRL2 ;~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ ;Config. Full Compare 4,5 e 6 e GP Timer 3 ;~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~

266

LDP #DP_EVB SPLK #0000h, T3CON SPLK #0000h, T3CNT SPLK #pwm_half_per, T3PR SPLK #0000h, DBTCONB SPLK #0, CMPR4 SPLK #0, CMPR5 SPLK #0, CMPR6 SPLK #0000000010000000b, GPTCONB SPLK #0000000100010001b, ACTRB SPLK #1010001000000000b, COMCONB SPLK #1000100001000100b, T3CON ;~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ ;Configura as interrupcoes dos EVMs ;~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ LDP #DP_EVA SPLK #0FFFFh, EVAIFRA SPLK #0FFFFh, EVAIFRB SPLK #0FFFFh, EVAIFRC SPLK #00000h, EVAIMRA SPLK #00000h, EVAIMRB SPLK #00000h, EVAIMRC LDP #DP_EVB SPLK #0FFFFh, EVBIFRA SPLK #0FFFFh, EVBIFRB SPLK #0FFFFh, EVBIFRC SPLK #00000h, EVBIMRA SPLK #00000h, EVBIMRB SPLK #00000h, EVBIMRC ; atualiza os PWMs DA, DB e DC =0 LDP #DA LACC DA LDP #DP_EVB SACL CMPR4 LDP #DB LACC DB LDP #DP_EVB SACL CMPR5 LDP #DC LACC DC LDP #DP_EVB SACL CMPR6 ;~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ ;Habilita interrupcoes globais ;~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ CLRC INTM ;~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ ;Laco principal ;~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ Loop: NOP B loop ;~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ ;Rotina de tratamneto da interrupcao ADC ;~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ adc_isr: ;salva contexto MAR *,AR1 MAR *+ SST #1, *+ SST #0, *+ SACH *+ SACL *+ SAR AR2, *+ SAR AR0, *+ SAR AR3, *+ SAR AR4, *+ ;limpa o INT_FLAG_SEQ1 e le o ADC CLR CSXM LDP #DP_PF2 LACC ADCTRL2 SACL ADCTRL2 ;armazena variveis lidas no AD LACC #0 LDP #DP_PF2 LACC RESULT3,15

LDP #VO SACH VO LACC #0 LDP #DP_PF2 LACC RESULT2,15 LDP #IC SACH IC LACC #0 LDP #DP_PF2 LACC RESULT1,15 LDP #IB SACH IB LACC #0 LDP #DP_PF2 LACC RESULT0,15 LDP #IA SACH IA ;reset ADC SEQ1 para o estado CONV00 LDP #DP_PF2 LACC ADCTRL2 OR #4000h SACL ADCTRL2 ;media da tensao de saida SETC SXM SETC OVM SPM 1 LACC #0 MPY #0 LDP #VO LT VO LDP #Kmed MPY Kmed APAC LDP #soma_VO ADD soma_VO,16 SACH soma_VO ; partida suave de tensao LDP #Voref LACC Voref ADD #1 SACL Voref MAR *,AR4 LAR AR4,Voref LDP #Vorefnom LAR AR0,Vorefnom CMPR 2 BCND nlimita, NTC LACC Vorefnom LDP #Voref SACL Voref nlimita: ;proteo de tenso minima na malha V MAR *,AR4 LDP #VO LAR AR4,VO LDP #Vmin LAR AR0,Vmin CMPR 1 BCND nreiniciamv, NTC LACC #0 LDP #VO LACC VO LDP #Voref SACL Voref LDP #ID LACC ID LDP #IDrefIANT SACL IDrefIANT LDP #IDrefFANT SACL IDrefFANT LDP #IDrefSATANT SACL IDrefSATANT nreiniciamv: ;teste de sincronismo - passagem por zero

267

LDP SPLK ;SincC LDP LACC RPT ROR AND MAR LDP SACL ;SincB LDP LACC RPT ROR AND MAR LDP SACL ;SincA

#sincronismo #0,sincronismo #DP_PF2 PFDATDIR #5 #0000000000000001b *, AR4 #SincC SincC #DP_PF2 PFDATDIR #4 #0000000000000001b *, AR4 #SincB SincB

LDP #DP_PF2 LACC PFDATDIR RPT #3 ROR AND #0000000000000001b MAR *, AR4 LDP #SincA SACL SincA LAR AR4, SincA LDP #SincA_ant LAR AR0, SincA_ant CMPR 2 BCND continua3, NTC LDP #sincronismo SPLK #1,sincronismo LDP #TABELA LAR AR5, #TABELA LAR AR6, #1h LAR AR7, #(TABELA+126) LDP #pcos SPLK TABELA,pcos LDP #psen SPLK (TABELA+126),psen LDP #pcosp120 SPLK (TABELA+56),pcosp120 LDP #psenp120 SPLK (TABELA+14),psenp120 LDP #pcosm120 SPLK (TABELA+112),pcosm120 LDP #psenm120 SPLK (TABELA+70),psenm120 ;contagem MAR *,AR4 LDP #VO LAR AR4,VO LDP #Vmin LAR AR0,Vmin CMPR 2 BCND nconta, NTC LDP #temporizador LACC temporizador ADD #1 SACL temporizador nconta: MAR *,AR4 LAR AR4,temporizador LAR AR0,#100 CMPR 2 BCND nlimconta, NTC SPLK #100,temporizador nlimconta: ;Reset da media da tensao LDP #soma_VO LACC soma_VO

SPLK #0,soma_VO LDP #Vomed SACL Vomed ;comutacao de controle na malha de tensao MAR *,AR4 LDP #temporizador LAR AR4,temporizador LAR AR0,#94 CMPR 0 BCND nresetamv, NTC LACC #0 LDP #VO LACC VO LDP #Voref SACL Voref LDP #ID LACC ID LDP #IDrefIANT SACL IDrefIANT LDP #IDrefFANT SACL IDrefFANT LDP #IDrefSATANT SACL IDrefSATANT nresetamv: ;calculo do compensador de tenso SETC SXM SETC OVM SPM 1 ;erro de tenso LACC #0 LDP #Voref LACC Voref,16 LDP #Vomed SUB Vomed,16 LDP #ErroV SACH ErroV ; IDref proporcional LACC #0 MPY #0 LDP #K1V LT K1V LDP #ErroV MPY ErroV APAC APAC LDP #IDrefP SACH IDrefP ; IDref integral LACC #0 MPY #0 LDP #K2V LT K2V LDP #ErroV MPY ErroV APAC LDP #IDrefIANT ADD IDrefIANT,16 LDP #IDrefI SACH IDrefI ;IDref (total) LDP #IDrefP ADDIDrefP,16 LDP #IDref SACH IDref ;atualiza IDref integral anterior LACC #0 LDP #IDrefI LACC IDrefI LDP #IDrefIANT SACL IDrefIANT ;limitao de IDref (saturao) LACC #0 LDP #IDref LACC IDref LDP #IDrefSAT

268

SACL IDrefSAT MAR *,AR4 LDP #IDref LAR AR4,IDref LAR AR0,#32767 CMPR 2 BCND nsatura, NTC LDP #IDrefSAT SPLK #0, IDrefSAT nsatura: ;reset das medias de corrente LDP #soma_A LACC soma_A SPLK #0,soma_A LDP #media_A SACL media_A ;Limites de Mdia A MAR *,AR4 LAR AR4,media_A LAR AR0,#26215 CMPR 2 BCND nlimmedA, NTC SPLK #16384,media_A nlimmedA: LDP #soma_B LACC soma_B SPLK #0,soma_B LDP #media_B SACL media_B ;Limites de Mdia B MAR *,AR4 LAR AR4,media_B LAR AR0,#26215 CMPR 2 BCND nlimmedB, NTC SPLK #16384,media_B nlimmedB: LDP #soma_C LACC soma_C SPLK #0,soma_C LDP #media_C SACL media_C ;Limites de Mdia C MAR *,AR4 LAR AR4,media_C LAR AR0,#26215 CMPR 2 BCND nlimmedC, NTC SPLK #16384,media_C nlimmedC: continua3: LDP #SincA_ant SACL SincA_ant ; retirar offset das correntes SETC SXM SETC OVM SPM 1 LACC #0 ;A MPY #0 LDP #IA LT IA LDP #Kmed MPY Kmed APAC LDP #soma_A ADD soma_A,16 SACH soma_A LACC #0 LDP #IA LACC IA LDP #media_A SUB media_A LDP #IA SACL IA

;B MPY LDP LT LDP MPY APAC LDP ADD SACH LACC LDP LACC LDP SUB LDP SACL ;C MPY #0 LDP #IC LT IC LDP #Kmed MPY Kmed APAC LDP #soma_C ADD soma_C,16 SACH soma_C LACC #0 LDP #IC LACC IC LDP #media_C SUB media_C LDP #IC SACL IC ;calculo de ID e IQ (transformao direta) SETC SXM SETC OVM SPM 1 ; calculo de ID MPY #0 LACC #0 MAR *, AR4 LDP #pcos LAR AR4,pcos LT * LDP #IA MPY IA APAC LDP #pcosp120 LAR AR4,pcosp120 LT *+ SAR AR4,pcosp120 LDP #IB MPY IB APAC LDP #pcosm120 LAR AR4,pcosm120 LT *+ SAR AR4, LDP #IC MPY IC APAC LDP #KD_4 LT KD_4 LDP #ID SACH ID LACC #0 MPY ID APAC SACH ID ; calculo de IQ MPY #0 LACC #0 MAR *, AR4 LDP #psen #0 #IB IB #Kmed Kmed #soma_B soma_B,16 soma_B #0 #IB IB #media_B media_B #IB IB

269

LAR AR4,psen LT * LDP #IA MPY IA APAC LDP #psenp120 LAR AR4,psenp120 LT *+ SAR AR4,psenp120 LDP #IB MPY IB APAC LDP #psenm120 LAR AR4,psenm120 LT *+ SAR AR4,psenm120 LDP #IC MPY IC APAC LDP #KD_4 LT KD_4 LDP #IQ SACH IQ LACC #0 MPY IQ APAC SAC IQ ;clculo do filtro de referncia LACC #0 SPM 1 SETC SXM LDP #IDrefFANT LT IDrefFANT MPY K1F APAC LDP #IDrefSATANT LT IDrefSATANT MPY K2F APAC LDP #IDrefF SACH IDrefF ;atualiza IDrefSAT anterior LACC #0 LDP #IDrefSAT LACC IDrefSAT LDP #IDrefSATANT SACL IDrefSATANT ; atualiza IDref filtrado anterior LACC #0 LDP #IDrefF LACC IDrefF LDP #IDrefFANT SACL IDrefFANT ;comutacao de controle nas malhas I MAR *,AR4 LDP #temporizador LAR AR4,temporizador LAR AR0,#94 CMPR 0 BCND nresetami, NTC LDP #ID LACC ID LDP #IDrefF SACL IDrefF ;acoplamento LACC #0 LDP #Kdesacopl LT Kdesacopl MPY IQ APAC LDP #Dd ADD Dd,16 LDP #DdlinhaIANT SACH DdlinhaIANT LACC #0

LDP #Kdesacopl LT Kdesacopl MPY ID SPAC LDP #Dq ADD Dq,16 LDP #DqlinhaIANT SACH DqlinhaIANT nresetami: ;clculo do compensador de corrente ;D ; Errio ID LACC #0 LDP #IDrefF LACC IDrefF,16 LDP #ID SUB ID,16 LDP #ErroId SACH ErroId ; Ddlinha proporcional LACC #0 LDP #K1I LT K1I MPY ErroId SPAC SPAC LDP #DdlinhaP SACH DdlinhaP ; Ddlinha Integral LACC #0 LDP #K2I LT K2I MPY ErroId SPAC LDP #DdlinhaIANT ADD DdlinhaIANT,16 LDP #DdlinhaI SACH DdlinhaI ; atualiza Ddlinha integral anterior LDP #DdlinhaIANT SACH DdlinhaIANT ; Ddlinha (total) LDP #DdlinhaP ADD DdlinhaP,16 LDP #Ddlinha SACH Ddlinha ;Q ; erro IQ LACC #0 LDP #IQ SUB IQ,16 LDP #ErroIq SACH ErroIq ; Dqlinha proporcional LACC #0 LDP #K1I LT K1I MPY ErroIq SPAC SPAC LDP #DqlinhaP SACH DqlinhaP ; Dqlinha Integral LACC #0 LDP #K2I LT K2I MPY ErroIq SPAC LDP #DqlinhaIANT ADD DqlinhaIANT,16 LDP #DqlinhaI SACH DqlinhaI ; atualiza Dqlinha integral anterior LDP #DqlinhaIANT SACH DqlinhaIANT

270

; Dqlinha (total) LDP #DqlinhaP ADD DqlinhaP,16 LDP #Dqlinha SACH Dqlinha ;limitao de Dqlinha (saturao) LACC #0 LDP #Dqlinha LACC Dqlinha LDP #DqlinhaSAT SACL DqlinhaSAT MAR *,AR4 LDP #Dqlinha LAR AR4,Dqlinha LAR AR0,#32767 CMPR 2 BCND nsaturaIq, NTC LAR AR0,#60622 CMPR 1 BCND nsaturaIq, NTC LDP #DqlinhaSAT SPLK #60622, DqlinhaSAT nsaturaIq: ;desacoplamento LACC #0 LDP #Kdesacopl LT Kdesacopl MPY IQ SPAC LDP #Ddlinha ADD Ddlinha,16 LDP #Dd SACH Dd LACC #0 LDP #Kdesacopl LT Kdesacopl MPY ID APAC LDP #DqlinhaSAT ADD DqlinhaSAT,16 LDP #Dq SACH Dq ;soft start de razao ciclica CLRC C CLRC SXM MAR *,AR4 LDP #temporizador LAR AR4,temporizador LAR AR0,#95 CMPR 1 BCND ndecDs, NTC LACC #0 LDP #Ddsoft LACC Ddsoft LDP #fator SUB fator SACL Ddsoft LDP #Dd SACL Dd LACC #0 LDP #fator LACC fator CMPL AND #0000000000000001b SACL fator LDP #sincronismo LAR AR4,sincronismo LAR AR0,#1 CMPR 0 BCND nincDq, NTC LACC #0 LDP #Dqsoft LACC Dqsoft ADD #1 SACL Dqsoft

nincDq: LDP LACC LDP SACL #Dqsoft Dqsoft #Dq Dq

ndecDs: ;clculo de Dalfa e Dbeta SETC SXM SETC OVM SPM 1 ; calculo de Dalfa MPY #0 LACC #0 MAR *, AR4 LDP #pcos LAR AR4,pcos LT * LDP #Dd MPY Dd APAC LDP #psen LAR AR4,psen LT * LDP #Dq MPY Dq APAC LDP #Dalfa SACH Dalfa ; clculo de Dbeta MPY #0 LACC #0 LDP #pcos LAR AR4,pcos LT *+ SAR AR4,pcos LDP #Dq MPY Dq APAC LDP #psen LAR AR4,psen LT *+ SAR AR4,psen LDP #Dd MPY Dd SPAC LDP #Dbeta SACH Dbeta ; testa fim da tabela e reset do psen MAR *,AR4 LDP #psen LAR AR4,psen LDP #TABELA LAR AR0,#(TABELA+table_len-1) CMPR 2 BCND continua4, NTC LDP #psen SPLK TABELA,psen continua4: ; testa fim da tabela e reset do pcosseno LDP #pcos LAR AR4,pcos CMPR 2 BCND continua5, NTC LDP #pcos SPLK TABELA,pcos continua5: ; testa fim da tabela e reset do pcosp120 LDP #pcosp120 LAR AR4,pcosp120 CMPR 2 BCND continua6, NTC LDP #pcosp120 SPLK TABELA,pcosp120 continua6: ; testa fim da tabela e reset do pcosm120

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LDP #pcosm120 LAR AR4,pcosm120 CMPR 2 BCND continua7, NTC LDP #pcosm120 SPLK TABELA,pcosm120 continua7: ; testa fim da tabela e reset psenp120 LDP #psenp120 LAR AR4,psenp120 CMPR 2 BCND continua8, NTC LDP #psenp120 SPLK TABELA,psenp120 continua8: ; testa fim da tabela e reset do psenm120 LDP #psenm120 LAR AR4,psenm120 CMPR 2 BCND continua9, NTC LDP #psenm120 SPLK TABELA,psenm120 continua9: ;definio dos setores -> testes com AR6 ;teste setor 1 MAR *,AR6 LAR AR0,#28 CMPR 2 BCND setor_1, NTC ;teste setor 2 LAR AR0,#56 CMPR 2 BCND setor_2, NTC ;teste setor 3 LAR AR0,#84 CMPR 2 BCND setor_3, NTC ;teste setor 4 LAR AR0,#112 CMPR 2 BCND setor_4, NTC ;teste setor 5 LAR AR0,#140 CMPR 2 BCND setor_5, NTC ;setor 6 LDP #setor SPLK #6h, setor ;clculo DA, DB e DC para o setor 6 ;DA MPY #0 LACC #0 LDP #KD_1 LT KD_1 MPY Dalfa APAC LDP #KD_3 LT KD_3 MPY Dbeta SPAC LDP #DA SACH DA ;DB LACC #0 LDP #DB SACL DB ;DC LACC #0 LDP #KD_2 LT KD_2 MPY Dbeta SPAC LDP #DC SACH DC B fim_setores

;setor1 setor_1: LDP #setor SPLK #1h, setor ;clculo DA, DB e DC para o setor 1 ;DA MPY #0 LACC #0 LDP #KD_1 LT KD_1 MPY Dalfa SPAC LDP #KD_3 LT KD_3 MPY Dbeta SPAC LDP #DA SACH DA ;DB LACC #0 LDP #KD_2 LT KD_2 MPY Dbeta SPAC LDP #DB SACH DB ;DC LACC #0 LDP #DC SACL DC B fim_setores ;setor2 setor_2: LDP #setor SPLK #2h, setor ;clculo DA, DB e DC para o setor 2 ;DA LACC #0 LDP #DA SACL DA ;DB MPY #0 LACC #0 LDP #KD_1 LT KD_1 MPY Dalfa SPAC LDP #KD_3 LT KD_3 MPY Dbeta APAC LDP #DB SACH DB ;DC MPY #0 LACC #0 LDP #KD_1 LT KD_1 MPY Dalfa SPAC LDP #KD_3 LT KD_3 MPY Dbeta SPAC LDP #DC SACH DC B fim_setores ;setor3 setor_3: LDP #setor SPLK #3h, setor ;clculo DA, DB e DC para o setor 3 ;DA MPY #0 LACC #0

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LDP LT MPY SPAC LDP LT MPY APAC LDP SACH ;DB LACC LDP SACL ;DC LACC LDP LT MPY APAC LDP SACH B

#KD_1 KD_1 Dalfa #KD_3 KD_3 Dbeta #DA DA #0 #DB DB #0 #KD_2 KD_2 Dbeta #DC DC fim_setores

SACH ;DC

DB

;setor4 setor_4: LDP #setor SPLK #4h, setor ;clculo DA, DB e DC para o setor 4 ;DA MPY #0 LACC #0 LDP #KD_1 LT KD_1 MPY Dalfa APAC LDP #KD_3 LT KD_3 MPY Dbeta APAC LDP #DA SACH DA ;DB LACC #0 LDP #KD_2 LT KD_2 MPY Dbeta APAC LDP #DB SACH DB ;DC LACC #0 LDP #DC SACL DC B fim_setores ;setor5 setor_5: LDP # setor SPLK #5h, setor ;clculo DA, DB e DC para o setor 5 ;DA LACC #0 LDP #DA SACL DA ;DB MPY #0 LACC #0 LDP #KD_1 LT KD_1 MPY Dalfa APAC LDP #KD_3 LT KD_3 MPY SPAC LDP #DB

MPY #0 LACC #0 LDP #KD_1 LT KD_1 MPY Dalfa APAC LDP #KD_3 LT KD_3 MPY Dbeta APAC LDP #DC SACH DC fim_setores: MAR *,AR6 MAR *+ SETC SXM SETC OVM SPM 1 ; Escalonamento ;DA MPY #0 LDP #Umquarto LACC Umquarto,16 LDP #DA ADD DA,16 SACH DA LACC #0 LDP #escala LT escala LDP #DA MPY DA APAC SACH DA ;DB MPY #0 LDP #Umquarto LACC Umquarto,16 LDP #DB ADD DB,16 SACH DB LACC #0 LDP #escala LT escala LDP #DB MPY DB APAC SACH DB ;DC MPY #0 LDP #Umquarto LACC Umquarto,16 LDP #DC ADD DC,16 SACH DC LACC #0 LDP #escala LT escala LDP #DC MPY DC APAC SACH DC ;limitaes das razes cclicas ;DA MAR *,AR4 LDP #DA LAR AR4,DA LAR AR0,#32767 CMPR 2 BCND LDP SPLK nlimitaDA: nlimitaDA, NTC #DA #0, DA

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;DB LDP LAR CMPR BCND LDP SPLK nlimitaDB: ;DC LDP LAR CMPR #DB AR4,DB 2 nlimitaDB, NTC #DB #0, DB

#DC AR4,DC 2

BCND nlimitaDC, NTC LDP #DC SPLK #0, DC nlimitaDC: ; testa limites da tenso de sada ;tenso mnima MAR *,AR4 LDP #VO LAR AR4,VO LDP #Vmin LAR AR0,Vmin CMPR 1 BCND sethist, NTC MAR *,AR4 LDP #VO LAR AR4,VO LDP #Vmin1 LAR AR0,Vmin1 CMPR 2 BCND zera, NTC MAR *,AR4 LDP #histerese LAR AR4,histerese LAR AR0,#1 CMPR 3 BCND atualiza1, NTC ;zera pwm e inibe sadas zera: LDP #DA SPLK #0, DA LDP #DB SPLK #0, DB LDP #DC SPLK #0, DC ; IOPE7 em nivel alto LDP #DP_PF2 LACC PEDATDIR OR #1000000010000000b SACL LDP #Inibe SPLK #666, Inibe LDP #histerese SPLK #0, histerese B atualiza1 ; seta histerese sethist: LDP #histerese SPLK #1, histerese ;tenso mxima atualiza1: MAR *,AR4 LDP #VO LAR AR4,VO LDP #Vmax LAR AR0,Vmax CMPR 1 BCND MAR LDP LAR zera2, NTC *,AR4 #VO AR4,VO

LDP #Vmax1 LAR AR0,Vmax1 CMPR 2 BCND sethist2, NTC MAR *,AR4 LDP #histerese2 LAR AR4,histerese2 LAR AR0,#1 CMPR 0 BCND atualiza, NTC ;zera pwm e inibe sadas zera2: LDP #DA SPLK #0, DA LDP #DB SPLK #0, DB LDP #DC SPLK #0, DC ; IOPE7 em nivel alto LDP #DP_PF2 LACC PEDATDIR OR #1000000010000000b SACL PEDATDIR LDP #Inibe SPLK #666, Inibe LDP #histerese2 SPLK #1, histerese2 B atualiza ; seta histerese2 sethist2: LDP #histerese2 SPLK #0, histerese2 atualiza: ;inibicao dos PWMs pelo temporizador MAR *,AR4 LDP #temporizador LAR AR4,temporizador LAR AR0,#60 CMPR 1 BCND ninibePWM, NTC LDP #Dd SPLK #12435, Dd LDP #Dq SPLK #133, Dq LDP #Ddsoft SPLK #12435, Ddsoft LDP #Dqsoft SPLK #133, Dqsoft LDP #DA SPLK #0, DA LDP #DB SPLK #0, DB LDP #DC SPLK #0, DC ; IOPE7 em nivel alto LDP #DP_PF2 LACC PEDATDIR OR #1000000010000000b SACL PEDATDIR LDP #Inibe SPLK #666, Inibe ninibePWM: ; atualiza o valor dos PWMs LDP #DA LACC DA LDP #DP_EVB SACL CMPR4 LDP #DB LACC DB LDP #DP_EVB SACL CMPR5 LDP #DC LACC DC LDP #DP_EVB SACL CMPR6

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CLRC SXM CLRC OVM ; testa Inibe para habilitar MAR *,AR4 LDP #Inibe LAR AR4,Inibe LAR AR0,#666 CMPR 3 BCND nhabout, NTC ; habilita sadas LDP #DP_PF2 LACC PEDATDIR AND #1111111101111111b SACL PEDATDIR nhabout: LDP #Inibe SPLK #1971,Inibe ;context restore MAR *, AR1 MAR *LAR AR4, *LAR AR3, *LAR AR0, *LAR AR2, *LACL *ADD *-,16 LST #0, *LST #1, *CLRC INTM RET .sect "dados" ; tabela de senos no formato Q15 TABELA .word 0 .word 1225 .word 2449 .word 3669 .word 4884 .word 6092 .word 7292 .word 8481 .word 9659 .word 10823 .word 11971 .word 13104 .word 14218 .word 15311 .word 16384 .word 17434 .word 18459 .word 19458 .word 20431 .word 21374 .word 22288 .word 23170 .word 24021 .word 24837 .word 25619 .word 26365 .word 27074 .word 27745 .word 28378 .word 28971 .word 29523 .word 30034 .word 30503 .word 30929 .word 31312 .word 31651 .word 31946 .word 32197 .word 32402 .word 32562 .word 32676 .word 32745 .word 32767

.word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word

32745 32676 32562 32402 32197 31946 31651 31312 30929 30503 30034 29523 28971 28378 27745 27074 26365 25619 24837 24021 23170 22288 21374 20431 19458 18459 17434 16384 15311 14218 13104 11971 10823 9659 8481 7292 6092 4884 3669 2449 1225 0 64312 63088 61868 60653 59445 58245 57056 55878 54714 53566 52433 51319 50226 49153 48103 47078 46079 45106 44163 43249 42367 41516 40700 39918 39172 38463 37792 37159 36566 36014 35503 35034 34608

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.word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word .word

34225 33886 33591 33340 33135 32975 32861 32792 32768 32792 32861 32975 33135 33340 33591 33886 34225 34608 35034 35503 36014 36566 37159 37792 38463 39172 39918 40700 41516 42367 43249 44163 45106 46079 47078 48103 49153 50226 51319 52433 53566 54714 55878 57056 58245 59445 60653 61868 63088 64312

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