INTRODUCCIN

Warp R6.3 de Cypress Semiconductor es una de las tantas herramientas existentes para el diseo con lgica programable la cual permite procesar varios tipos de entrada de datos (esquemtica y compilador estndar de VHDL y la combinacin de ambas) lo cual la hace muy funcional.

En la actualidad es uno de estndares ms usados en la industria, ya que presenta la caracterstica de optimizar los diseos con rapidez y precisin utilizando muy poca rea del circuito.

WarpR6.3 permite la grabacin de distintas familias de dispositivos lgicos programables, como pueden ser: PLD, CPLD y FPGA. As durante el curso se utilizar el SPLD PALCE22V10 el cual esta construido internamente con flip-flops, adems de un arreglo AND-OR. Cada seccin de un SPLD se denomina macro celda, que es un circuito que contiene una funcin de lgica combinacional de suma de productos y un flip-flop opcional. VHDL los lenguajes de descripcion de hardware(VHDL) proporcionan medios eficaces para el diseo asistido por computadora(CAD) de redes logicas digitales. el VHDL es solo un leguaje de alto nivel que permite describir todas las caracteristicas importantes de una red logica de complejidad arbitraria

MATERIAL Y EQUIPO EMPLEADO

Una computadora equipado donde se encuentre instalado el paquete Computacional

Warp R6.3. Proteus 7 profesional versin actual Libreras GAL 16v8 para proteus

DESARROLLO

I.

Crear un Proyecto en VHDL

1.1.- Una vez dentro de Windows hacer click en el botn de Inicio, seleccionar Programas > Cypress > Warp R6.3 > Galaxy. Despus de abrir este programa se proceder a realizar un proyecto nuevo.

Figura 1.1: Inicio de Programa Galaxy

1.2.- Despus de abrir el programa Galaxy, seleccionar File > New (figura 1.2).

Figura 1.2: Opcin New del men File

1.3.

Luego aparecer otra ventana como la que se muestra en la figura 1.3. Esta ventana permitir crear un proyecto con el que se podr programar un dispositivo y se deber seleccionar la segunda opcin Project [Target Device].

Figura 1.3: Opcin Project [Target-Device] del men New

1.4.- Despus de seleccionar la opcin (Project [Target Device] ) aparecer otra ventana (figura 1.4), aqu se deber de seleccionar en Project Type la opcin de VHDL; a continuacin se tiene que asignar un nombre al proyecto, por ejemplo el nombre de practica1. En el segundo cuadro de texto se selecciona el directorio donde se guardar el proyecto, se puede hacer un directorio nuevo desde esa misma ventana con solo escribir el nombre, por ejemplo a:\practica1, o tambin se tiene la opcin de buscar una carpeta ya existente en la opcin Browse. Cuando se termina de especificar los nombres y el lugar donde se guardar, hacer click en el botn de Siguiente.

Figura 1.4: Ventana Project Informacin

1.5.- Al hacer esto, aparecer una ventana nueva con el ttulo Add Files to Project (figura1.5), sta se usa cuando ya se tienen archivos que se quieran agregar al proyecto nuevo. Como esta es la primer practica no es necesario especificar nada en esta ventana, solo se debe hacer click en el botn Siguiente.

Figura 1.5: Ventana Add Files to Project

1.6.- La siguiente ventana (figura 1.6) tiene el ttulo de Select Target Device, esta ventana es muy importante ya que en esta se selecciona el PLD en el que se va a trabajar. Los PLDs mas usuales son los mas pequeos (16V8, 22V8 22V10), los cuales aparecen en la ventana como SPLD; seleccionar C22V10. Para observar la siguiente opcin se hace doble click sobre este texto, a continuacin aparece una lista de los SPLDs ms comunes, se selecciona el SPLD que se desee e inmediatamente aparecer una lista donde hay varios tipos del mismo SPLD. Aqu es muy importante que se seleccione un SPLD que tenga un encapsulado tipo PDIP para que luego de programarlo se pueda montar sobre un protoboard; seleccionar PALCE22V10 10PC/PI. En la parte de debajo de esta misma ventana aparece informacin del SPLD que se selecciona; despus de seleccionar el SPLD adecuado hacer click en Finalizar.

Figura 1.6: Ventana para seleccionar el tipo de dispositivo 1.7.- Al realizar lo anterior, aparecer una ventana donde se pregunta si se quiere guardar el nuevo proyecto, aqu solo se deber hacer click en S.

1.8.- Al terminar de hacer esto ya se tiene un nuevo proyecto donde se encuentra suficiente informacin para que el compilador pueda generar el archivo *.jed. Ahora se debe agregar el cdigo que se compilar, para esto seleccionar File > New > Text File tambin se puede agregar al hacer click sobre el icono de New Text File.

Figura1.7 Programa de compilado en galaxi warp 6.3

Figura1.8 Programa de compilado en QUARTUS II

II. GAL

Matriz lgica genrica (Generic array logic) fueron desarrolladas por Lattice Semiconductor. Una GAL permite implementar cualquier expresin en suma de productos con un nmero de variables definidas. El proceso de programacin consiste en activar o desactivar cada celda E2CMOS con el objetivo de aplicar la combinacin adecuada de variables a cada compuerta AND y obtener la suma de productos.

Las celdas E2CMOS activadas conectan las variables deseadas o sus complementos con las apropiadas entradas de las puertas AND. Las celdas E2CMOS estn desactivadas cuando una variable o su complemento no se utiliza en un determinado producto. La salida final de la puerta OR es una suma de productos. Cada fila est conectada a la entrada de una puerta AND, y cada columna a una variable de entrada o a su complemento. Mediante la programacin se activa o desactiva cada celda E2CMOS, y se puede aplicar cualquier combinacin de variables de entrada, o sus complementos, a una puerta AND para generar cualquier operacin producto que se desee. Una celda activada conecta de forma efectiva su correspondiente fila y columna, y una celda desactivada desconecta la fila y la columna.

Las celdas se pueden borrar y reprogramar elctricamente. Una celda E2CMOS tpica puede mantener el estado en que se ha programado durante 20 aos o ms. Las macroceldas lgicas

de salida (OLMCs) estn formadas por circuitos lgicos que se pueden programar como lgica combinacional o como lgica secuencial. Las OLMCs proporcionan mucha ms flexibilidad que la lgica de salida fija de una PAL.

Figura 1.9 (GAL 16v8) en proteus

III.

MULTIPLEXORES:

Los multiplexores son circuitos de mediana escala de integracin. Se definen como bloques de 2n entradas, n lneas de control y una nica salida, donde n es un nmero entero positivo.

Para el diseo de circuitos combinacionales usando multiplexores, vamos a utilizar un ejemplo: Tomando la siguiente tabla de verdad:

Se acomodan los trminos en el mapa de Karnaugh

El habilitador (strobe o enable) se coloca en GND para que el multiplexor se active. El diagrama queda de la siguiente manera Despus de la compilar el programa se simulo en proteus para simular en proteus es necesario tener el archivo .jed

El paso final es tomar el archivo con extensin .jed y programarlo en el GAL usando un programador de GALs. Dicho archivo se gener en el ltimo proceso (Create Fuse Map) con el proceso marcado como JEDEC File. Dicho archivo JEDEC se guarda en el directorio del proyecto. Condicin cuando sel_0 =0 sel_1=0 la sal=E1

Condicin cuando sel_0=1 sel_1=1 la salida E4

CODIGO EN VHDL library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all;

entity mux41 is

port( sel: in std_logic_vector ( 1 downto 0 ); e1: in std_logic ; e2: in std_logic ; e3: in std_logic ; e4: in std_logic ; sal: out std_logic );

end;

architecture RONCALLA of mux41 is begin

process(e1,e2,e3,e4,sel) begin case sel is when "00"=>sal<=e1; when "01"=>sal<=e2; when "10"=>sal<=e3; when "11"=>sal<=e4; when others=>null; end case; end process; end RONCALLA;

IV.

CONCLUSIONES

Los objetivos propuestos al inicio de la realizacin del proyecto fueron cumplidos satisfactoriamente, gracias a que a lo largo de ste se realizaron pruebas repetidamente para que cada parte del prototipo funcionara de manera correcta. El diseo final del se facilit con la ayuda de las herramientas de WARP GALAXI que existen hoy en da. Se modific el diseo repetidas veces con mucha facilidad, ya que se cambiaron constantemente algunos materiales que hicieron.

TRABAJOS A FUTURO

Ya finalizado ete proyecto, se espera haber conseguido simular, que futuros a estudiantes tengan deseos de participar, ya sea mejorando el funcionamiento del mismo proyecto o utilizndolo para otras tareas.

UNIVERSIDAD NACIONAL DEL ALTIPLANO PUNO FACULTAD DE INGENIERIA MECANICA ELECTRICA, ELECTRONICA Y SISTEMAS

ESCUELA PROFESIONAL DE INGENIERIA ELECTRONICA

DISEO ELECTRONICO TITULO SIMULACION DE PLD GAL16V8 EN PROTEUS

PRESENTADO POR:

QUISPE RONCALLA Victor Raul ESTOFANERO YUCRA Elar Joel

071165 063812

DOCENTE:

ING. GAVINO JOSE FLORES CHIPANA

PUNO, CU. Junio DEL 2012