Circuitos sequenciais sncronos

Organizao:
Conceitos bsicos e mtodos de representao Sntese de circuitos sequenciais sncronos Projecto com blocos SSI / MSI Anlise de circuitos sequenciais sncronos Projecto e teste

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Sequenciais x combinatrios
Ao contrrio dos circuitos combinatrios, onde as sadas dependem apenas do valor das entradas no instante considerado, nos circuitos sequenciais as sadas dependem tambm do valor que as entradas tiveram em instantes anteriores Podemos portanto afirmar que os circuitos sequenciais possuem memria, onde armazenam uma informao interna de estado
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Circuitos sequenciais sncronos

Os circuitos sequenciais dividem-se essencialmente em duas grandes classes:
Os circuitos sequenciais sncronos, cujo funcionamento cadenciado por um sinal peridico de relgio e que so aqueles que directamente nos interessam Os circuitos sequenciais assncronos, que pela definio anterior ficam associados aos circuitos nos quais a transio de estado no cadenciada por um sinal de relgio, ou onde o sinal de relgio no peridico
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Composio de um circuito sequencial

A necessidade de armazenar a informao de estado faz com que os circuitos sequenciais sncronos disponham de elementos de memria internos (FF) Para alm dos FF, existem dois blocos combinatrios principais, que tm por entradas a informao do estado actual e do valor das entradas exteriores:
O bloco que determina qual o estado seguinte O bloco que determina o valor das sadas exteriores
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Modelo de Huffman
Bloco que determina o estado seguinte:
X Circuito combinatrio Estado Q1 actual Q0 D1 D0 Estado seguinte CLK
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Bloco que determina as sadas exteriores:

Z X Circuito combinatrio Estado Q1 actual Q0 D1 D0 Estado seguinte CLK Z

Formas bsicas de representao

Consideraremos as seguintes alternativas principais para a representao de circuitos sequenciais:
Diagrama de transio de estados E n t r a da s Tabela de transio de estados ext er ior es Tabela de verdade Relgio Diagrama lgico (j conhecida) (CLK)
Sa da s ext er ior es

O sinal de relgio s est explicitamente representado no diagrama lgico

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Diagrama de transio de estados

Os estados so indicados por crculos e definidos por combinaes de valores lgicos presentes nas variveis de estado (os FF que constituem a memria do circuito) O estado seguinte e o valor das sadas so definidos pelo estado actual e pelo valor das entradas, quando ocorre uma transio activa no sinal de relgio
A X=1 B X=1 X=0 X=1 X=0 C X=1 D X=0
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X=0

Interpretao do diagrama
Quando o circuito se encontra no estado A, sendo a entrada exterior (X) 0, a prxima transio activa no sinal de relgio provocar a passagem para o estado A (mantm-se o estado actual); se, no entanto, a entrada exterior for 1, o circuito passar para o estado B
A X=1 B X=1 X=0 C X=1 D
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X=0

X=1 X=0

X=0

O conceito de entrada do circuito sequencial

X=0 A X=1 X=1 Exemplo para a sequncia 101: A - B - C - D (valor da sada no fim?) Convm ainda assinalar que: B X=0 C X=1 D X=0 X=1 X=0

Assumimos que o primeiro bit a ser lido o que est representado esquerda (por conveno) O estado da entrada entre dois impulsos de relgio irrelevante, porque o que conta o seu valor no momento em que ocorre a transio activa neste sinal
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Formas de onda nas entradas

Uma vez que o que importante o valor da entrada no momento em que ocorre a transio activa no sinal de relgio, as seguintes formas de onda na entrada X sero ou no equivalentes?
En tra d a (X) Re l g io (CLK) S a d a (Z) Es ta d o A B C D
En tra d a (X) Re l g io (CLK) S a d a (Z)

B Es ta d o

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Tabela de transio de estados

X=0 X=1 Esta tabela contm exactamente a mesma informao que o diagrama de transio de estados, mas agora na forma tabular

A X=1 B X=0 C X=1 D X=0 X=1 X=0

Es ta d o a c tu a l A B C D A C A A

Es ta d o s e g u in te (qu a n d o X=0) (qu a n d o X=1) B B D B

S a d a 0 0 0 1

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X=0

Tabela de verdade
X=1

A X=1 B X=0 C X=1 D

X 0 1 0 1 0 1 0 1 NS1 0 0 1 0 0 1 0 0

X=1 X=0

A tabela de verdade contm uma descrio mais pormenorizada do circuito, uma vez que a alocao de estados j foi realizada S1 S0 0 0 Qual foi a alocao de 0 0 estados que conduziu 0 1 tabela de verdade direita, 0 1 1 0 para o nosso exemplo? 1 0
1
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X=0
NS0 0 1 0 1 0 1 0 1 Z 0 0 0 0 0 0 1 1

1 1

Interpretao da tabela de verdade

Usa-se a designao S para indicar o valor actual das variveis de estado (state) e NS para representar o seu valor seguinte (next state) 0 0 0 0 0 0 No caso da primeira linha da tabela, teremos que se o circuito se encontrar no estado A (S1,S0=00) e a entrada exterior for X=0, ento a prxima transio activa no sinal de relgio manter o circuito no estado A (NS1,NS0=00) e a sada continuar em Z=0
S1 S0 X NS1 NS0 Z

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A implementao das variveis de estado

As variveis de estado so normalmente implementadas por recurso a circuitos bi-estveis, a que se d a designao habitual de flip-flops (FF) Existem trs tipos principais de FF:
FF do tipo D (os que usaremos com maior frequncia) FF do tipo J-K FF do tipo T
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Os FF do tipo D
Num FF do tipo D, a sada assume o valor da entrada por cada transio activa no sinal de relgio Num FF deste tipo, o estado actual (S) corresponde s sadas Q e o estado seguinte (NS) s entradas D
D 0 1 X X CLK 0 1 Q 0 1 Qan t Qan t /Q 1 0 /Q a n t /Q a n t /Q a n t
2 3 D CLK Q 6 Q 5

X Qa Introduo ao Projecto com Sistemas Digitais e Microcontroladoresn t Circuitos sequenciais sncronos - 15

Os FF do tipo J-K
Nos FF J-K, o valor da sada definido pelo valor presente nas duas entradas (J e K), quando ocorre a transio activa no sinal de relgio (qual a K CLK Q /Q correspondncia J 0 Q /Q que existe neste 0 0 1 0 1 caso entre S, 1 0 1 0 1 1 /Q Q NS, J, K e Q?)
an t an t
4 5 1 J Q CLK K Q

an t

an t

X X X
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X X X

0 1

Qan t Qan t Qan t

/Q a n t /Q a n t /Q a n t

Os FF do tipo T
Nos FF do tipo T (toggle), a sada complementada por cada transio activa no sinal de relgio (e para este caso, qual a correspondncia entre S, NS, T e Q?) T CLK Q /Q
0 1 X X X X 0 1 Qan t /Q a n t Qan t Qan t Qan t /Q a n t Qan t /Q a n t /Q a n t /Q a n t
T CLK Q Q

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X=0

Utilizao dos FF D
X=1

A X=1 B X=0 C X=1 D X=0 X=1 X=0

No circuito considerado, o uso de FF D para as variveis de estado levaria a uma soluo como a seguinte:
Q1 0 Q0 0 0 1 1 0 0 1 X 0 1 0 1 0 1 0 D1 0 0 1 0 0 1 0 D0 0 1 0 1 0 1 0 1 Z 0 0 0 0 0 0 1 1 CLK E st a do a ct u a l Q1 Q0 X

Z Cir cu it o com bin a t r io D1 D0 E st a do segu in t e

0 0
0 1 1 1

1 1 0 1 Circuitos sequenciais sncronos - 18

Introduo ao Projecto com Sistemas Digitais e Microcontroladores

Mquinas de Moore e mquinas de Mealy

Nas mquinas de estado (circuitos sequenciais com um nmero finito de estados) do tipo Moore, as sadas dependem apenas do estado actual do circuito Nas mquinas de Mealy as S 1 S 0 X N S 1 N S 0 Z sadas dependem do estado 0 0 0 0 0 0 0 0 1 0 1 0 actual e do valor das entradas 0 1 0 1 0 0 0 1 1 0 1 0 O exemplo que temos vindo a 1 0 0 0 0 0 1 0 1 1 1 0 considerar corresponde a ...? 1 1 0 0 0 1 1 1 1 0 1 1
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Distino entre mquinas de Moore e de Mealy

A representao apresentada abaixo corresponde a uma mquina de Moore ou de Mealy?
X (en t r a da s ext er ior es) E st a do segu in t e Cir cu it o com bin a t r io (ger a o do est a do segu in t e) CLK
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E st a do a ct u a l Q1 Q0

D1 D0

Cir cu it o com bin a t r io (ger a o da s sa da s)

Z (sa da s ext er ior es)

Exemplo 1: Um detector de janela

Apresente o diagrama de transio de estados para um circuito com uma entrada, qual chegam continuamente (em forma srie) palavras de 3 bits, e com uma sada, que dever ser colocada em 1 sempre que a palavra lida pertena ao intervalo [2,5] Assuma que a sada considerada vlida apenas durante cada terceiro ciclo de relgio, aps o que se inicia imediatamente a leitura de uma nova sequncia
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Exemplo 1: Um detector de janela (concluso)

Assumindo que o bit mais significativo lido em primeiro lugar, conclumos facilmente que as sequncias que devem colocar a sada em 1 so aquelas nas quais os dois primeiros bits lidos so diferentes: 010 (2), 011 (3), 100 (4) e 101 (5).
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E 1 0,1 0 F 1 0

0 D

0,1

Exemplo 2: Um votador sequencial

Apresente o diagrama de transio de estados para um circuito com uma entrada e uma sada, que dever ser colocada em 1 sempre que a entrada se mantiver no mesmo estado durante pelo menos dois impulsos de relgio consecutivos (voltando a 0 quando esta situao deixar de ter lugar)

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Exemplo 2: Um votador sequencial (concluso)

A: Estado inicial - B: Estado onde j foi lido o primeiro 0 - C: Estado onde j foi lido o primeiro 1 D: Estado onde j foram lidos dois 0 (e portanto a sada est em 1) B 0 0 - E: Estado onde 0 j foram lidos 0 1 0 A D E dois 1 (e portanto a sada est em 1). 1 1 1
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Sntese de mquinas de estado

A sntese de mquinas de estado, seja de Moore ou de Mealy, feita de acordo com o seguinte conjunto de etapas:
Representao formal Alocao de estados Construo da tabela de verdade Obteno da soma mnima

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Exemplo 1: Um detector de duplas sequncias

Y X Relgio (CLK)

Pretende-se ilustrar a aplicao das quatro etapas principais referidas na transparncia anterior, atravs do exemplo concreto de um circuito com as seguintes caractersticas funcionais:
O circuito dever possuir duas entradas, nas quais se pretende detectar a ocorrncia simultnea da sequncia 101 (representa-se esquerda o primeiro bit lido) Sequncias sobrepostas devem ser consideradas vlidas
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Exemplo 1: Um detector de duplas sequncias (cont.)

Exemplo do diagrama temporal para uma situao tpica de funcionamento:
E n t r a da X E n t r a da Y Relgio (CLK) Sa da (Z)
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Y X Z Relgio (CLK)

Exemplo 1: Um detector de duplas sequncias (cont.)

Representao formal (diagrama de transio de 00,01,10 estados): A Qual a sequncia de transio XY=11 01,10 de estados que corresponde ao B diagrama temporal abaixo?
E n t r a da X E n t r a da Y Relgio (CLK) Sa da (Z)
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01,10

11

00 C 11 D 00

11 00,01,10

Exemplo 1: Um detector de duplas sequncias (cont.)

Considerando a alocao de estados A-00, B-01, C-10 e 00,01,10 A D-11: 01,10
XY=11 01,10 B 11 00 C 11 00 11 00,01,10
Q1 (0) (1) (2) (3) (4) (5) (6) (7) (8) (9) (10) (11) (12) (13) (14) (15) 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 Q0 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 X 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 Y 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 D1 0 0 0 0 1 0 0 0 0 0 0 1 1 0 0 0 D0 0 0 0 1 0 0 0 1 0 0 0 1 0 0 0 1 Z 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1

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Exemplo 1: Um detector de duplas sequncias (cont.)

Obteno da soma mnima:
D1
/Q0 /Q1 Q0 Q1
0 1 3 2

Q1 (0) 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 (1) (2) (3) (4) (5) (6)

6

Q0 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

X 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

Y 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

D1 0 0 0 0 1 0 0 0 0 0 0 1 1 0 0 0

D0 0 0 0 1 0 0 0 1 0 0 0 1 0 0 0 1

Z 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1

/Y /X

Y X

/Y

D0
/Q0 /Q1 Q0 Q1

/Y /X
0

Y X
1

/Y

13 17 115 111

14 112

(7) (8) (9) (10) (11) (12) (13) (14) (15)

13

15

14

12

13

14

/Q0
8 9

111

/Q0
8 9

10

10

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D1=Q0*/X*/Y+Q1*/Q0*X*Y D0=X*Y Z=Q1*Q0

Exemplo 1: Um detector de duplas sequncias (cont.)

Entrada Y Entrada X

Diagrama lgico correspondente soma mnima obtida:

7404

7404

1 3 2 7408 1 2 13 1 2 4 5 7421 4 6 5 7408 7474 Q CLK 5 Q D 3 2 7411 6 12 1 3 2 7432

Sada Z

/Q0 Q0

/Q0 Q0

D0
7474

Introduo ao Projecto com Sistemas Digitais e Microcontroladores Circuitos sequenciais sncronos - 31 Q1

Q CLK 11 12

CLK

Q1

Exemplo 2: Um comparador sequencial

Y X Z Relgio (CLK)

No sentido de ilustrar a situao mais realista de nos confrontarmos com uma especificao incompleta / ambgua, consideraremos agora o caso de um circuito com as seguintes caractersticas funcionais:
Pretende-se efectuar a comparao de duas palavras com 3 bits cada uma (palavras M e N), produzindo uma sada que indique quando M N Pretende-se que a comparao seja efectuada bit a bit, com incio pelo bit mais significativo
Introduo ao Projecto com Sistemas Digitais e Microcontroladores Circuitos sequenciais sncronos - 32

Exemplo 2: Um comparador sequencial (cont.)

Dvidas por esclarecer na especificao inicial:
Existe algum sinal exterior que indique o incio de uma nova comparao? Ou assume-se que esto permanentemente a ser efectuadas novas comparaes, correspondendo cada quarto impulso de relgio comparao do primeiro bit (o mais significativo) do novo par de palavras?

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Exemplo 2: Um comparador sequencial (cont.)

Assumindo a existncia de um sinal exterior de inicializao (reset), chegamos ao seguinte diagrama de transio de estados:
M: Xt -2 Xt -1 Xt N: Yt -2 Yt -1 Yt B 00,01,10,11 XY=01 r eset 00,11 01 00,01,11

A 10

C 10

00,11

10

D
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00,01,10,11

Exemplo 2: Um comparador sequencial (cont.)

Reinicializao
(...) (...) (...)

Z = M (menor ou igual a) N

O sinal de reset exterior:

Rein icia liza o

(...)

Y X Relgio (CLK) Z = M N

(...)

(...)

(...)

D1

(...)

(...)

(...)

(...)

D0

(...)

Rein icia liza o Relgio (CLK) >> est a do A Com pa r a o MSB

Introduo ao Projecto com Sistemas Digitais e Microcontroladores Circuitos sequenciais sncronos - 35

Z = M N est v lida (e o est a do B ou D)

Exemplo 2: Um comparador sequencial (cont.)

A implementao do sinal de reset poderia tambm ser feita atravs de um pino especfico dos FF-D:
RST Bloco com bin a t r io (sa da s) Z = M N Y X

Bloco com bin a t r io (est a do segu in t e) CLK

D1

Q1

D0

Q0

Introduo ao Projecto com Sistemas Digitais e Microcontroladores Circuitos sequenciais sncronos - 36

Exemplo 2: Um comparador sequencial (cont.)

Se o circuito no dispuser de reset exterior, efectuando constantemente comparaes, teremos o seguinte diagrama de transio de estados:
M: Xt -2 Xt -1 Xt N: Yt -2 Yt -1 Yt 10 10 00,01,10,11 00,01,10,11 B E H XY=10 00,11 10 00,11 00,11 10

01

01

00,11

00,01,11

00,01,10,11

G 01 01

00,01,10,11

Introduo ao Projecto com Sistemas Digitais e Microcontroladores Circuitos sequenciais sncronos - 37

MSB: Bit m a is sign ifica t ivo

Bit in t er m dio

LSB: Bit m en os sign ifica t ivo

Exemplo 2: Um comparador sequencial (cont.)

Caso de M=100 e N=101 (MN verdadeiro):
E n t r a da X (M) E n t r a da Y (N)
01 01 00,11 00,01,11 M: Xt -2 Xt -1 Xt N: Yt -2 Yt -1 Yt 10 10 00,01,10,11 00,01,10,11 B E H XY=10 00,11 10 00,11 00,11 10

Relgio (CLK)
D 00,01,10,11 G 01 00,01,10,11 I

Sa da (Z) E st a do a ct u a l A C F I B
MSB: Bit m a is sign ifica t ivo Bit in t er m dio

01 LSB: Bit m en os sign ifica t ivo

F im dest a com pa r a o
Introduo ao Projecto com Sistemas Digitais e Microcontroladores In cio da segu in t e Circuitos sequenciais sncronos - 38

Sntese de mquinas de Mealy

A sntese de mquinas de Mealy segue um conjunto de passos idntico ao que consideramos para estes dois exemplos de mquinas de Moore As diferenas face s mquinas de Moore existem apenas na etapa de representao formal, onde ...? Resta referir que uma mesma mquina de estados pode naturalmente apresentar sadas destes dois tipos (Moore e Mealy)
Introduo ao Projecto com Sistemas Digitais e Microcontroladores Circuitos sequenciais sncronos - 39

Projecto com blocos SSI / MSI

Tal como sucedia com os circuitos combinatrios, tambm neste caso o procedimento de projecto mais comum na prtica consiste em recorrer aos componentes de catlogo j disponveis, reservando a sntese de circuitos medida aos casos em que isso seja realmente necessrio Interessa-nos pois conhecer quais os principais tipos de blocos SSI / MSI disponveis neste domnio
Introduo ao Projecto com Sistemas Digitais e Microcontroladores Circuitos sequenciais sncronos - 40

Principais blocos SSI / MSI

Os principais tipos de blocos SSI / MSI do tipo sequencial, normalmente disponveis nos catlogos dos fabricantes de semicondutores, so os seguintes:
Flip-flops (FF) Registos (latches) Registos de deslocamento (shift registers) Contadores (counters)

Introduo ao Projecto com Sistemas Digitais e Microcontroladores Circuitos sequenciais sncronos - 41

Flip-flops (74x74: D)
4 3 2 1 10 11 12 13 S C1 1D R S C2 2D R 8 6

Entradas /S L H L /R H L L H H H CP X X X D X X X h l X

Sadas Q H L H H L M /Q L H H L H M Modo de operao Set assncrono Reset assncrono Indeterminado (ver nota) Carrega 1 Carrega 0 Mantm

&

H H

H = Nvel lgico "alto" (1) h = O nvel H tem que estar presente um "setup time" antes da subida no relgio L = Nvel lgico "baixo" (0)

l = O nvel L tem que estar presente um "setup time" antes da subida no relgio M = Mantm o estado anterior X = "tanto faz" (don't care) = Subida no relgio = No ocorre subida no relgio

Indeterminado = Ambas as sadas estaro em H Introduo ao Projecto com Sistemas Digitais e Microcontroladoresenquanto /S e /R estiverem em L, mas ficaro em estado Circuitos sequenciais sncronos - 42 indeterminado se /S e /R passarem a H em simultneo

5 2 4 3 1

FF (cont.) (74x109: JK)

1S 1J 1C 1K 1R 2S 2J 2C 2K 2R
1J- 2 2J- 14 1C- 4 2C- 12 /1S 5 J Q CP 1Q- 6 2Q- 10 /2S 11

Entradas Modo de operao Set assncrono Reset assncrono Indeterminado (ver nota) Comuta (toggle) /S L H L H H H H /R H L L H H H H CP X X X J X X X h l h l /K X X X l l h h

Sadas Q H L H /q L H q /Q L H H q H L /q

6 7

Carrega 0 Carrega 1

11 14 12 13 15

10 9

Mantm

H = Nvel lgico "alto" (1) h = O nvel H tem que estar presente um "setup time" antes da subida no relgio L = Nvel lgico "baixo" (0) l = O nvel L tem que estar presente um "setup time" antes da subida no relgio q = a letra pequena indica o estado da sada um "setup time" antes da subida no relgio X = "tanto faz" (don't care) = Subida no relgio

/1K- 3 /K /2K- 13

/Q /1Q- 7 /2Q- 9

Indeterminado = Ambas as sadas estaro em H Introduo ao Projecto com Sistemas Digitais e Microcontroladores enquanto /S e /R estiverem em L, mas ficaro em estado /1R /2R Circuitos sequenciais sncronos - 43 indeterminado se /S e /R passarem a H em simultneo 1 15

Registos 74x573 (8-bit latch)

Entradas /OE L L L L L H H L L H E H H Dn L H l h X X Dn L H L H M M Dn L H L H M Z Z Mantm Inibe as sadas
2 1

11

1 OE

2 3 4 5 6 7

D0 D1 D2 D3 D4 D5 D6 D7

Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7

19 18 17 16 15 14 13 12

Sadas internas

Sadas (Q0 a Q7)

Modo de operao

8 9

Habilita e abre as sadas

Habilita e memoriza as sadas

11

EN1 EN2 2D 1 19 18 17 16 15 14 13 12

H = Nvel lgico "alto" (1) L = Nvel lgico "baixo" (0)

3 5

h = O nvel H tem que estar presente um "setup time" antes da descida no relgio (E) 4
6 l = O nvel L tem que estar presente um "setup time" antes da descida no relgio (E) 7 M = Mantm o estado anterior

Introduo ao Projecto com Sistemas Digitais e Microcontroladores Z = Alta impedncia Circuitos sequenciais sncronos - 44
= Descida no relgio

X = "tanto faz" (don't care)

8 9

Registos de deslocamento (74x164)

Entradas Sadas Q3 /MR CP L H Dsa Dsb Q0 x l l h h X l h l h L L L L H Q1 Q2 Q4 L q3 q3 q3 q3 Q5 Q6 Q7 L q6 q6 q6 q6

Modo de operao

8 9 1 2

SRG8 C1/ -> R & 1D 3 4 5 6 10 11 12 13

L q0 q0 q0 q0

L q1 q1 q1 q1

L q2 q2 q2 q2

L q4 q4 q4 q4

L q5 q5 q5 q5

Reset

H H H

Deslocamento

H = Nvel lgico "alto" (1)

9 8

h = O nvel H tem que estar presente um "setup time" antes da subida no relgio L = Nvel lgico "baixo" (0) l = O nvel L tem que estar presente um "setup time" antes da subida no relgio q = a letra pequena indica o estado da sada um "setup time" antes da subida no relgio
1 Dsa

MR

CP
Q0 Q1 Q2 Q3 3 4 5 6 10 11 12 13

Dsb

Q4 Q5 Q6

X = "tanto faz" (don't care) Introduo ao Projecto com Sistemas Digitais e Microcontroladores = Subida no relgio Circuitos sequenciais sncronos - 45

Q7

Registos de deslocamento (74x194)

Modo de operao Entradas S0 X l l l h h h Sadas Q1 CP /MR S1 L H H H X l h h l l h DSR DSL Dn X X X X l h X X X l h X X X Q0 Q2 Reset X X X X X X X X dn L L L Mantm q0 q1 q1 L H d0 q1 q2 q2 q0 q0 d1 q2 q3 q3 q1 q1 d2

Q3 L q3 L H q2 q2 d3
10

SRG4 11 9 10 1 2 3 4 5 6 7 C4/1->/2<0 1 R
Carga paralela Deslocamento para a esquerda

0 M 3

Deslocamento para a direita

H H H

1,4D 3,4D 3,4D 3,4D 3,4D 2,4D

15
H = Nvel lgico "alto" (1)
9

14 13 12

h = O nvel H tem que estar presente um "setup time" antes da subida no relgio L = Nvel lgico "baixo" (0) l = O nvel L tem que estar presente um "setup time" antes da subida no relgio

S0

S1

2 3 4 5 6

DSR Q0 D0 D1 D2 Q2 Q1 14 15

13

d, q = a letra pequena indica o estado da entrada ou D3 sada, um "setup time" antes da subida no relgio 7 X = "tanto faz" (don't care) Introduo ao Projecto com Sistemas Digitais e Microcontroladores Circuitos sequenciais sncronos - 46 = Subida no relgio

Q3

12

DSL

MR

CP 11

Registos de deslocamento (74x195)

Modo de operao Entradas /PE X h h h h l J X h l h l X Sadas Q2 L q1 q1 q1 q1 d2 /MR CP Reset assncrono Deslocamento, coloca o primeiro andar a 1 Deslocamento, coloca o primeiro andar a 0 Deslocamento, comuta o primeiro andar Deslocamento, mantm o primeiro andar Carga paralela L H H H H H X /K X h l l h X Dn X X X X X dn Q0 L H L /q0 q0 d0 Q1 L q0 q0 q0 q0 d1 Q3 L /Q3 H q2 /q2 q2 /q2 q2 /q2 q2 /q2 d3 /d3
11

9 1 10 2 3 4 5 6 7

M1 R

SRG4

C2/1-> 1,2J 1,2K /1,2D /1,2D

H = Nvel lgico "alto" (1)

D3

15 h = O nvel H tem que estar presente um "setup time" antes da subida no relgio 7 12
Q3

/Q3

L = Nvel lgico "baixo" (0)

D2 14 l = O nvel L tem que estar presente um "setup time" antes da subida no Q2 relgio 13 d, q = a letra pequena indica o estado da entrada ou 5 14 D1 Q1 sada, um "setup time" antes da subida no relgio 12 6 13

11 X = "tanto faz" (don't care)

D0

Q0

15

= Subida no relgio Introduo ao Projecto com Sistemas Digitais e Microcontroladores Circuitos sequenciais sncronos - 47

/PE

/M R

CP 10

/K

J 2

Contadores (74x93)
2 3 CTR & CT=0 14 DIV2 + DIV8 1 + CT 2 0 12 9 8 11
FF1 /CP0
CP Q CP

Entradas de reset MR1 H L H H

FF2
Q CP

Sadas Q0 L Q1 L Q2 L Q3 L

MR2 H H L L
FF3
Q

Contagem Contagem Contagem

FF4
Q CP

/CP1

MR1

MR2 Introduo ao Projecto com Sistemas Digitais e Microcontroladores Circuitos sequenciais sncronos - 48

Q0

Q1

Q2

Q3

Contadores (74x161)
3 4 5 6 D0 D1 D2 D3

Entradas /MR CP L H H X CEP CET /PE Dn X X X h X X l X X X X h X l X l l h h h X l h X X X

Sadas Qn L L H C TC L L (a) (a)

Modo de operao

Reset Carga paralela

PE

CEP

10

CET

TC

15

H h h

Contagem Mantm

CP

qn (a) qn L

MR
Q0 14 Q1 13 Q2 12 Q3 11

1 9 7 10 2 3 4 5 6

R M1 G3 G4

CTR DIV 16

H = Nvel lgico "alto" (1) h = O nvel H tem que estar presente um "setup time" antes da subida no relgio L = Nvel lgico "baixo" (0) l = O nvel L tem que estar presente um "setup time" antes da subida no relgio

C2/1,3,4</1,2D 14 13 12 11

C = Contagem qn = a letra pequena indica o estado da sada antes da subida no relgio X = "tanto faz" (don't care)

(a) A sada est em H quando CET estiver em H e o contador estiver no ltimo estado da contagem (HHHH) 15 4 CT=15 Introduo ao Projecto com Sistemas Digitais e Microcontroladores = Subida no relgio Circuitos sequenciais sncronos - 49

Modo de operao

Contadores (74x192)
MR H X X L L L L H H H X X X X L H L H L H X X H H L L L L

11 5 4

C3 2+ G1 1G2 R 3D

CTR DIV 10

Entradas D1 X X L L X X X X D2 X X L L X X X X D3 X X L L H H X X Q0 L L L L Q1 L L L L

Sadas Q2 L L L L Q3 L L L L

14

/PL CPU CPD D0 X X L L H H X X

/TCU /TCD 15 H H H H L H H (2) H

1 10 9 H

3 2 6 7 /2CT=0 /1CT=9 13 12

Reset assncrono

L H H H H H (3)
9 D3

Carga paralela

Qn = Dn Qn = Dn Contagem ascendente Contagem descendente

12 TCU

13 TCD

Contagem ascendente Contagem descendente H = Nvel lgico "alto" (1)

L L

Q3

10

D2

Q2

D1

Q1

L = Nvel lgico "baixo" (0) X = "tanto faz" (don't care) (2) /TCU = CPU quando se atinge o mximo na contagem ascendente (HLLH) (3) /TCD = CPD quando se atinge o mnimo na contagem descendente (LLLL)
11 PL MR 14 15 D0 Q0 3

CPU

CPD

Introduo ao Projecto com Sistemas Digitais e Microcontroladores Circuitos sequenciais sncronos - 50

Contadores (74x192, cont.)

MR (1) /PL D0 D1 D2 D3 CPU (2) CPD (2) Q0 Q1 Q2 Q3 /TCU /TCD 0 Reset 7 Preset 8 9 0 1 2 1 0 9 8 7

Contagem ascendente

Contagem descendente

(1) O sinal MR sobrepe-se Introduo ao Projecto com Sistemas Digitais e Microcontroladores s entradas de carga, dados e contagem Circuitos sequenciais sncronos -(2) Quando em contagem ascendente, a entrada de relgio para a contagem 51

descendente (CPD) deve estar em H; quando em contagem descendente, a entrada de relgio para a contagem ascendente (CPU) deve estar em H

Exemplo 1: Um detector de sequncia

Pretende-se projectar um circuito que efectue constantemente a leitura de palavras com 3 bits (valor [0..7]) e produza uma sada que indique quando a palavra lida pertence ao intervalo [2,5] O bit mais significativo primeiro a ser lido e a sada vlida apenas em cada terceiro impulso de relgio Pretende-se uma soluo baseada no registo de deslocamento 74x195
Introduo ao Projecto com Sistemas Digitais e Microcontroladores Circuitos sequenciais sncronos - 52

Exemplo 1: Um detector de sequncia (cont.)

X
2 3 4 5 6 7 10 9 1

CLK

J K A B C D CLK S/L CLR 74195

QA QB QC QD QD

15 14 13 12 11

1 3 2 7486

Que alterao haveria no funcionamento do circuito, se as entradas do EX-OR tivessem por engano sido ligadas s sadas QA e QB, em vez de QB e QC?
Introduo ao Projecto com Sistemas Digitais e Microcontroladores Circuitos sequenciais sncronos - 53

+5 V

Exemplo 2: Um contador como detector de paridade

Pretende-se recorrer ao contador 74x161 para projectar um circuito que indique quando uma palavra de 4 bits apresenta um nmero mpar de bits em 1 Considere-se que existe um F X impulso de reset a preceder cada palavra e que a sada deve estar vlida apenas no CLOCK quarto impulso de relgio INI
3 4 5 6 A B C D 7 10 2 9 1 QA QB QC QD RCO ENP ENT CLK LOAD CLR 14 13 12 11 15

74161

Introduo ao Projecto com Sistemas Digitais e Microcontroladores Circuitos sequenciais sncronos - 54

+5 V

Anlise de circuitos sequenciais sncronos

A anlise uma actividade que surge com frequncia na prtica com circuitos electrnicos, nomeadamente em situaes como as seguintes:
Operaes de manuteno Expanso de funcionalidade (upgrading) Modificao da funcionalidade

Apesar da especificidade de cada caso, possvel definir algumas regras gerais a seguir para este fim
Introduo ao Projecto com Sistemas Digitais e Microcontroladores Circuitos sequenciais sncronos - 55

Anlise de circuitos na forma de Huffman

Este tipo de circuitos o que decorre da sntese por recurso a mapas de Karnaugh, podendo a anlise destes circuitos ser feita seguindo o percurso oposto ao da sntese:
Obter as equaes algbricas a partir do diagrama lgico Construir a tabela de verdade que especifica o valor das sadas para cada combinao possvel nas entradas Desenhar o diagrama de transio de estados
Introduo ao Projecto com Sistemas Digitais e Microcontroladores Circuitos sequenciais sncronos - 56

Anlise de um circuito na forma de Huffman: Exemplo

X
1

Pretende-se obter o diagrama de transio de estados correspondente ao circuito seguinte:

7404

1 3 2 1 7408 4 6 5 7408 9 8 10 4 7408 12 11 13 7408 7432 6 5 7432 3 2

/Q1 Q1

Estado actual

/Q1 Q1

Estado seguinte
6 Q CLK 5 Q 7474 D 3 2

D1

/Q0

/Q0 Q0

Q CLK 11 12

Introduo ao Projecto com Sistemas Digitais e Microcontroladores Q0 Circuitos sequenciais sncronos - 57

CLK D0

Q 7474

Circuitos na forma de Huffman: Exemplo (cont.)

X

Equaes: D1=/X*/Q0+X*Q0 D0=/X*Q1+X*/Q1 Tabela de verdade e diagrama de estados:

1 2

7404

1 2

3 1 7408 4 6 5 7408 9 8 10 4 7408 12 11 13 7408 7432 6 5 7432 3 2

Q1 0 0 0 0
Estado seguinte

Q0 0 0 1 1 0 0 1 1

X 0 1 0 1 0 1 0 1

D1 1 0 0 1 1 0 0 1

D0 0 1 0 1 1 0 1 0
0 1 1

A 0 B 0

/Q1 Q1

Estado actual

/Q1 Q1

1 1 1

C 0 1 D 1

Q CLK 3 2

Q 7474

D1

/Q0 Q0 Introduo

/Q0

Q 11

CLK Q0 ao Projecto com Sistemas Digitais e Microcontroladores 9 12 Q D D0 Circuitos sequenciais sncronos - 58 7474

CLK

Anlise de circuitos com blocos SSI / MSI

A muito menor uniformizao do projecto com blocos SSI / MSI torna mais difcil o estabelecimento de regras para permitir a anlise de forma sistemtica Como regras de ordem geral, podemos ainda assim referir as seguintes:
Identificar e compreender todos os blocos SSI / MSI Compreender a interaco entre os blocos presentes Identificar possveis ciclos de funcionamento
Introduo ao Projecto com Sistemas Digitais e Microcontroladores Circuitos sequenciais sncronos - 59

Anlise de circuitos com blocos SSI / MSI: Exemplo

Indicar qual a sequncia de contagem CLK que tem lugar no circuito apresentado
+5 V
3 4 5 6 7 10 2 9 1 A B C D ENP ENT CL K LOAD CL R 741 61 QA QB QC QD RCO 14 13 12 11 15

3 4 5 6 7 10 2 9 1

A B C D ENP ENT CL K LOAD CL R 741 61

QA QB QC QD RCO

14 13 12 11 15

Introduo ao Projecto com Sistemas Digitais e Microcontroladores Circuitos sequenciais sncronos - 60

A testabilidade de circuitos sequenciais

As razes pelas quais a gerao de vectores de teste para circuitos sequenciais so bastante mais difceis do que para circuitos combinatrios so as seguintes:
Nem todas as entradas do bloco combinatrio so entradas primrias Do mesmo modo, nem todas as sadas so sadas primrias A falta pode afectar a determinao do estado seguinte
Introduo ao Projecto com Sistemas Digitais e Microcontroladores Circuitos sequenciais sncronos - 61

A testabilidade de circuitos sequenciais (cont.)

Bloco combinatrio

Exemplo: obter um vector que detecte a falta X s@0 no circuito apresentado direita:

Entrada primria

1 1

1 3 2 7408

X s@0 (1/0)
1 3 2

Sada para o prximo estado

0 X

4 6 5 7408

Sada primria do circuito

7432

F=1/0

Sada para o prximo estado

+5 V

7474 3 2

CL

CLK 5
PR 4

+5 V
13

7474 11 12

CL

CLK 9
PR

Introduo ao Projecto com Sistemas Digitais e Microcontroladores Circuitos sequenciais sncronos - 62

+5 V

10

CLK

A testabilidade de circuitos sequenciais (cont.)

Apesar de a determinao do vector a aplicar nas entradas do bloco combinatrio ser simples, os valores a que chegamos do-nos apenas, neste caso, a indicao do estado (1,1) que permitiria a deteco da falta Resta ainda, portanto, determinar qual a sequncia a aplicar na entrada primria A, de forma a conduzir o circuito at ao estado pretendido
Introduo ao Projecto com Sistemas Digitais e Microcontroladores Circuitos sequenciais sncronos - 63

A testabilidade de circuitos sequenciais (cont.)

A tarefa, para este caso, relativamente simples:
Bloco combi natrio

0 0

1 3 2 7408

X s@0 (0/0)
1 3 2

Sada para o prximo estado

A=1

Bloco combi natrio

0 1

1 3 2 7408

X s@0 (0/0)
1 3 2

Sada para o prximo estado

A=1

Bl oco co mbin at rio Sa da pa ra o pr xi mo es tad o

1 1

1 3 2 7408

X s@0 (0/0)
1 3 2

1 1

4 6 5 7408

Sada primria do circuito

7432

F=1

1 0

4 6 5 7408

Sada primria do circuito

7432

F=0

0 0

4 6 5 7408

Sa da pr im ria do ci rcu ito

7432

1/0

F=1/0

Sada para o prximo estado

Sada para o prximo estado

Sa da pa ra o pr xi mo es tad o

+5 V

+5 V

+5 V

7474 3 2

7474 3 2

7474 3 2

1 CL
Q

CL

CL
CLK

0
CLK A

CLK 5

0 1
CLK A

+5 V

+5 V

1
CLK A

CLK 5

PR

PR

PR 4 13

4 13

+5 V

13

7474 11 12

0 1

7474 11 12

7474 11 12

CL

CL

CL

CLK 9

CLK 9

CLK

CLK

CLK 9

PR

PR

+5 V

Introduo ao Projecto com Sistemas Digitais e Microcontroladores F F Circuitos sequenciais sncronos - 64

PR 10

10

CLK

+5 V

10

+5 V

fault-free

F
X s@0

A testabilidade de circuitos sequenciais (cont.)

Repare-se ainda que:
A simplicidade que encontrmos no exemplo anterior se ficou a dever ao facto de os dois FF estarem ligados como um registo de deslocamento, o que torna trivial forar a passagem para qualquer estado O problema surge quando necessrio determinar a sequncia de transio que nos permita chegar ao estado pretendido, sobretudo naqueles casos em que a prpria transio de estados afectada pela falta considerada
Introduo ao Projecto com Sistemas Digitais e Microcontroladores Circuitos sequenciais sncronos - 65

A testabilidade de circuitos sequenciais (cont.)

Bloco combinatrio

Uma falta que afecte o diagrama de transio de estados (como o caso de Y s@0) ajuda-nos a compreender melhor este aspecto
Introduo ao Projecto com Sistemas Digitais e Microcontroladores Circuitos sequenciais sncronos - 66

Entrada primria

1 1

1 3 2 7408

X s@0 (1/0)
1 3 2

Sada para o prximo estado

0 X

4 6 5 7408

Sada primria do circuito

7432

F=1/0

Sada para o prximo estado

+5 V

7474 3 2

CL

CLK 5
PR 4

+5 V
13

7474 11 12

CL

CLK 9
PR

+5 V

10

CLK

A testabilidade de circuitos sequenciais (cont.)

Alterao no diagrama de transio de estados:
0 1 0 Q1,Q0=00 0,1 0
Bloco combinatrio

Q1,Q0=00 0,1

Entrada primria

1 1

1 3 2 7408

X s@0 (1/0)
1 3 2

Sada para o prximo estado

1
0 1 0 2 1

01

01

0 X

4 6 5 7408

Sada primria do circuito

7432

F=1/0

Sada para o prximo estado

+5 V

2 10

10 Estados 1 e 3 (Q0=1) j no esto acessveis

7474 3 2

CL

Q1
+5 V

CLK 5

PR 4

3
11

1 11

13

7474 11 12

CL

Q0

CLK 9

PR 10
+5 V

Introduo ao Projecto com Sistemas Digitais e Microcontroladores Circuitos sequenciais sncronos - 67

(qual o novo vector que detecta Y s@0?)

CLK

Solues ad hoc para melhorar a testabilidade

Sendo um conjunto de regras soltas de projecto, as regras ad hoc apresentam como desvantagens principais as seguintes:
No so necessariamente reutilizveis, uma vez que cada projecto tem requisitos e problemas de testabilidade que lhe so especficos No conseguem garantir elevados ndices de testabilidade para qualquer tipo de circuito
Introduo ao Projecto com Sistemas Digitais e Microcontroladores Circuitos sequenciais sncronos - 68

Solues ad hoc para a testabilidade: Exemplos

A ttulo de exemplo, podemos referir as seguintes medidas ad hoc para melhorar a testabilidade de circuitos sequenciais:
Partio de contadores, convertendo um contador de N bits em K contadores com N/K bits, de forma a tornar mais rpida a progresso at um determinado estado Proviso de linhas de set / reset sncronas ou assncronas Observao directa de ns internos (por multiplexagem com sadas primrias ou acrescentando novos pinos)

Introduo ao Projecto com Sistemas Digitais e Microcontroladores Circuitos sequenciais sncronos - 69

Mtodos estruturados de projecto para a testabilidade

Pretendem proporcionar uma forma sistemtica de forar a passagem do circuito para qualquer estado pretendido, num nmero fixo (e reduzido) de ciclos de relgio, qualquer que seja o estado actual e a falta presente no circuito O termo estruturados implica que o mtodo seja (quase-) universal e conduza sempre a idnticos nveis de testabilidade (que custos haver?)
Introduo ao Projecto com Sistemas Digitais e Microcontroladores Circuitos sequenciais sncronos - 70

Projecto com varrimento (scan design)

A gerao de vectores de teste pode ser largamente simplificada se cada FF D for precedido por um mux de 2:1, criando aquilo a que se d a designao de scan FF
Introduo ao Projecto com Sistemas Digitais e Microcontroladores Circuitos sequenciais sncronos - 71
+5 V U1A 7474 3 2
1

Sada srie (scan out)

CL

CLK 5
PR

Estado actual

2:1 mux
0

+5 V

1 Modo de Teste
U1B 7474 11 12

Estado seguinte

+5 V
13

CL

CLK 9
PR

Estado actual

2:1 mux
0

+5 V

10

1 Modo de Teste
U2A 7474 3 2

Estado seguinte

+5 V
1

CL

CLK 5
PR

Estado actual

2:1 mux
0

+5 V

1 Modo de Teste

Estado seguinte

Modo de Teste

Entrada srie (scan in)

Relgio (CLOCK)

Projecto com varrimento:

A importncia do projecto com varrimento, como metodologia estruturada de projecto para a testabilidade, pode ser melhor aferida se considerarmos que no projecto sem varrimento:
Parte das entradas do circuito combinatrio no so directamente controlveis, por estarem ligadas s sadas dos FF (ns que definem o estado actual) Parte das suas sadas no so directamente observveis, por estarem ligadas s entradas dos FF (estado seguinte)
Introduo ao Projecto com Sistemas Digitais e Microcontroladores Circuitos sequenciais sncronos - 72

A questo da controlabilidade
1

Consideremos que se pretende passar para o estado 110, partindo do estado 100 e sendo o estado seguinte (para as condies consideradas) 001
Introduo ao Projecto com Sistemas Digitais e Microcontroladores Circuitos sequenciais sncronos - 73

+5 V U 1A 7474 3 2
1

Sada srie

CL

1
Estado actual

C LK 5
PR

2:1 mux
0

0
Prximo estado

+5 V

Modo de Teste

+5 V U 1B 7474 11 12
13

CL

0
Estado actual

C LK 9
PR

2:1 mux
0

0
Prximo estado

+5 V

10

Modo de Teste

+5 V U 2A 7474 3 2
1

CL

0
Estado actual

C LK 5
PR

2:1 mux
0

1
Prximo estado

+5 V

Modo de Teste Entrada srie

Modo de Teste

Relgio

A questo da controlabilidade (cont.)

0
+5 V U 1A 7474 3 2
1

0
+5 V U 1A 7474 3 2
1

Sada srie

Sada srie

CL

CL

0
Estado actual

C LK 5
PR

2:1 mux
0

0 ?
Prximo estado Estado actual

C LK 5
PR

2:1 mux
0

?
Prximo estado

+5 V

Modo de Teste

1
+5 V

Modo de Teste

+5 V U 1B 7474 11 12
13

+5 V U 1B 7474 11 12
13

CL

CL

0
Estado actual

C LK 9
PR

2:1 mux
0

1 ?
Prximo estado Estado actual

C LK 9
PR

2:1 mux
0

?
Prximo estado

+5 V

10

10

Modo de Teste

1
+5 V

Modo de Teste

+5 V U 2A 7474 3 2
1

+5 V U 2A 7474 3 2
1

CL

CL

1
Estado actual

C LK 5
PR

2:1 mux
0

1 ?
Prximo estado Estado actual

C LK 5
PR

2:1 mux
0

?
Prximo estado

+5 V

Relgio Introduo ao Projecto com Sistemas Digitaissrie e Microcontroladores Teste Circuitos sequenciais sncronos - 74 1 1

Modo de Teste Entrada

1
+5 V

Modo de Teste Entrada srie

Modo de

Modo de Teste

Relgio

A questo da controlabilidade (cont.)

1
+5 V U 1A 7474 3 2
1

1
+5 V U 1A 7474 3 2
1

Sada srie

Sada srie

CL

CL

1
Estado actual

C LK 5
PR

2:1 mux
0

1 ?
Prximo estado Estado actual

C LK 5
PR

2:1 mux
0

?
Prximo estado

+5 V

Modo de Teste

1
+5 V

Modo de Teste

+5 V U 1B 7474 11 12
13

+5 V U 1B 7474 11 12
13

CL

CL

1
Estado actual

C LK 9
PR

2:1 mux
0

1 ?
Prximo estado Estado actual

C LK 9
PR

2:1 mux
0

?
Prximo estado

+5 V

10

10

Modo de Teste

1
+5 V

Modo de Teste

+5 V U 2A 7474 3 2
1

+5 V U 2A 7474 3 2
1

CL

CL

0
Estado actual

C LK 5
PR

2:1 mux
0

0 ?
Prximo estado Estado actual

C LK 5
PR

2:1 mux
0

?
Prximo estado

+5 V

Relgio Introduo ao Projecto com Sistemas Digitaissrie e Microcontroladores Teste Circuitos sequenciais sncronos - 75 1 0

Modo de Teste Entrada

1
+5 V

Modo de Teste Entrada srie

Modo de

Modo de Teste

Relgio

A questo da observabilidade
1

Consideremos que se pretende observar o valor dos ns que definem o estado seguinte, para o caso anteriormente considerado

+5 V U 1A 7474 3 2
1

Sada srie

CL

1
Estado actual

C LK 5
PR

2:1 mux
0

0
Prximo estado

+5 V

Modo de Teste

+5 V U 1B 7474 11 12
13

CL

0
Estado actual

C LK 9
PR

2:1 mux
0

0
Prximo estado

+5 V

10

Modo de Teste

+5 V U 2A 7474 3 2
1

CL

0
Estado actual

C LK 5
PR

2:1 mux
0

1
Prximo estado

+5 V

Modo de Teste Entrada srie

Introduo ao Projecto com Sistemas Digitais e Microcontroladores Circuitos sequenciais sncronos - 76

Modo de Teste

Relgio

A questo da observabilidade (cont.)

0
+5 V U 1A 7474 3 2
1

0
+5 V U 1A 7474 3 2
1

Sada srie
6

Sada srie

CL

CL

0
Estado actual

C LK 5
PR

2:1 mux
0

0 ?
Prximo estado Estado actual

C LK 5
PR

2:1 mux
0

?
Prximo estado

+5 V

Modo de Teste

1
+5 V

Modo de Teste

+5 V U 1B 7474 11 12
13

+5 V U 1B 7474 11 12
13

CL

CL

0
Estado actual

C LK 9
PR

2:1 mux
0

1 ?
Prximo estado Estado actual

C LK 9
PR

2:1 mux
0

?
Prximo estado

+5 V

10

10

Modo de Teste

1
+5 V

Modo de Teste

+5 V U 2A 7474 3 2
1

+5 V U 2A 7474 3 2
1

CL

CL

1
Estado actual

C LK 5
PR

2:1 mux
0

X ?
Prximo estado Estado actual

C LK 5
PR

2:1 mux
0

?
Prximo estado

+5 V

Relgio Introduo ao Projecto com Sistemas Digitaissrie e Microcontroladores Teste Circuitos sequenciais sncronos - 77 0 X

Modo de Teste Entrada

1
+5 V

Modo de Teste Entrada srie

Modo de

Modo de Teste

Relgio

A questo da observabilidade (cont.)

1
+5 V U 1A 7474 3 2
1

1
+5 V U 1A 7474 3 2
1

Sada srie

Sada srie

CL

CL

1
Estado actual

C LK 5
PR

2:1 mux
0

1 ?
Prximo estado Estado actual

C LK 5
PR

2:1 mux
0

?
Prximo estado

+5 V

Modo de Teste

1
+5 V

Modo de Teste

+5 V U 1B 7474 11 12
13

+5 V U 1B 7474 11 12
13

CL

CL

X
Estado actual

C LK 9
PR

2:1 mux
0

X ?
Prximo estado Estado actual

C LK 9
PR

2:1 mux
0

?
Prximo estado

+5 V

10

10

Modo de Teste

1
+5 V

Modo de Teste

+5 V U 2A 7474 3 2
1

+5 V U 2A 7474 3 2
1

CL

CL

X
Estado actual

C LK 5
PR

2:1 mux
0

X ?
Prximo estado Estado actual

C LK 5
PR

2:1 mux
0

?
Prximo estado

+5 V

Relgio Introduo ao Projecto com Sistemas Digitaissrie e Microcontroladores Teste Circuitos sequenciais sncronos - 78 1 X

Modo de Teste Entrada

1
+5 V

Modo de Teste Entrada srie

Modo de

Modo de Teste

Relgio

Resumo: Projecto para a testabilidade

As tcnicas de projecto para a testabilidade eliminam (sob o ponto de vista das ferramentas para a gerao de vectores) a natureza sequencial do circuito, mas...
Os mux de 2:1 impem maiores tempos de propagao, aumentam a rea de silcio e conduzem eventualmente a mais pinos Os projectistas deixam de ter liberdade para escolher quaisquer solues que achem mais adequadas (por exemplo, no so admissveis estruturas assncronas)
Introduo ao Projecto com Sistemas Digitais e Microcontroladores Circuitos sequenciais sncronos - 79

Concluso
Objectivo principal do captulo: Concluir os conhecimentos bsicos sobre o projecto de sistemas digitais (combinatrios e sequenciais) Pistas para a continuao do estudo:
Circuitos sequenciais assncronos Modelao lgica com maiores nveis de abstraco e sntese automtica
Introduo ao Projecto com Sistemas Digitais e Microcontroladores Circuitos sequenciais sncronos - 80