CIRCUITOS ARITMETICOS Y LOGICOS PARA EL MANEJO DE DATOS

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Los bloques lgicos MSI son bloques de circuitos de integracin media que realizan determinadas funciones lgicas de aplicacin general, relativamente complejas. Los bloques MSI permiten el desarrollo y realizacin de los Sistemas Digitales de una forma lgica y estructurada. Los principales bloques MSI son: 1. 2. 3. 4. 5. 6. 7. Decodificadores (DECODER). Codificadores (CODER). Multiplexores (MUX). Demultiplexores (DEMUX). Comparadores. Sumadores, Restadores. Unidad Aritmtico Lgica.
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Decodificadores Son circuitos lgicos combinatorios con n lneas de entrada y 2n lneas de salida. Para cada condicin de entrada, una y solo una seal de salida ser activada. Por lo tanto, podemos considerar al decodificador n a 2n como un generador de MINTRMINOS.

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Decodificador de 2 a 4 lneas (2 bits)

Tiene 2 lneas de entrada y 4 lneas de salida. Y0 = GAB Y1 = GAB Y2 = GAB Y3 = GAB

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Decodificador de 3 a 8 lneas (3 bits)

El decodificador de 3 a 8 lneas activa una sola de las 8 lneas de salida de acuerdo con el cdigo binario presente en las 3 lneas de entrada. Las salidas son mutuamente exclusivas ya que solamente una de las salidas es igual a 1 en cualquier momento.

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Decodificador de 3 a 8 lneas 74X138, smbolos estndar IEEE y tradicional.

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Realizacin de Funciones usando Decoders: Las seales de salida del decoder en forma complementada son adecuadas para su procesamiento posterior mediante NAND, si: f(A,B,,Z) = mi + mj + + mk Teorema de DMorgan: por el

Otra forma es considerar que cada salida representa un maxtermino de una funcin, puesto que: Pudiendo implantar una funcin a partir de la forma cannica de su lista de maxterminos.

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1. Mediante un decodificador (con salidas activas altas) y una puerta OR: 2. Mediante un decodificador (con salidas activas bajas) y una puerta NAND:

3. Mediante un decodificador (con salidas activas altas) y una puerta NOR: 4. Mediante un decodificador (con salidas activas bajas) y una puerta AND:

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Expansin de Decoders

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Decodificadores BCD a 7 segmentos

Es un circuito combinacional que permite un cdigo BCD en sus entradas y en sus salidas activa un display de 7 segmentos para indicar un dgito decimal. El display de siete segmentos

El display est formado por un conjunto de 7 leds conectados en un punto comn en su salida. Cuando la salida es comn en los nodos, el display es llamado de nodo comn y por el contrario, s la salida es comn en los ctodos, llamamos al display de ctodo comn.

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a f b nodo comn g e c d

a f b g e c d Ctodo comn

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El 7446, 7447, se disean con caractersticas de salida activa baja para funcionar con LEDS ANODO COMUN. El 7448, 7449, se disea con caractersticas de salida activa alta para funcionar con LEDS CATODO COMUN.

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Codificadores Es un circuito combinatorio que realiza la operacin inversa del decoder, es decir, posee 2n entradas y n salidas, proporcionando un cdigo de salida, cuando se activa una sola de sus entradas.

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Codificador Binario

El codificador binario tiene 2n entradas y n salidas. Slo, una sola de las entradas puede estar activada. La salida suministra el valor binario correspondiente a la entrada activada. Este tipo de codificador opera en forma contraria a los decodificadores de 2 a 4, 3 a 8, etc., estudiados antes.

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Codificador de prioridad
Los codificadores de prioridad seleccionan la entrada de mayor prioridad cuando se presentan varias entradas activas simultneamente. La figura siguiente representa el diagrama lgico del circuito 74147, que es un codificador de prioridad de Decimal a BCD natural.

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Codificador Decimal - BCD El codificador decimal a BCD posee diez entradas, correspondientes cada una a un dgito decimal y cuatro salidas en cdigo BCD (8421). El diagrama de bloques de la figura muestra la disposicin de entradas y salidas del decodificador.

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Multiplexores (Selectores de datos) MUX Un multiplexor es un circuito combinacional que selecciona una de n lneas de entrada y transmite su informacin binaria a la salida. La seleccin de la entrada es controlada por un conjunto de lneas de seleccin.
Un multiplexor muy usado es el 74157 (El 74158 es una versin del primero con las salidas activas a nivel bajo). Se trata de un circuito con cudruple multiplexor de dos a una lnea:

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El siguiente corresponde al 74153, que es un circuito MSI con dos Mux de 4 a 1 lnea.

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Expansion de multiplexores: Por ejemplo construir un MUX de 16x1 a partir de MUX de 4x1.

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Realizacin de Funciones usando MUX: Del Teorema de expansin de Shannon, se tiene:

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A partir de la expresin cannica y se escoge un Mux determinado:

Ejemplo: Sea f(A,B,C,D)= m(0,2,3,7,8,13,15)

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Demultiplexores (Distribuidores de datos) DMUX

Es un circuito combinacional que recibe informacin en una sola lnea y la transmite a una de 2n lneas posibles de salida. En realidad no existen como tales, sino que vienen definidos por los decodificadores/demultipl exores. El Decodificador/DEMUX 74138 utiliza su entrada de habilitacin G1 para entrada de Datos:

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Comparadores Los circuitos comparadores son sistemas combinacionales que comparan la magnitud de dos nmeros binarios de n bits e indican cul de ellos es mayor, menor o s existe igualdad entre ellos. Existen varias configuraciones de circuitos de un nivel sencillo a uno ms complejo para determinar relaciones de magnitud. Comparador de Magnitudes de un Bit
La comparacin de dos bits se puede realizar por medio de una compuerta OR exclusiva o una NOR exclusiva. La salida del circuito es 1 si sus dos bits de entrada son diferentes o 0 si son iguales. La figura muestra el circuito comparador de dos bits.
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Con OR-Exclusiva

Con NOR- Exclusiva

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Comparador de Magnitudes de cuatro Bits

En el diagrama se muestra un comparador de magnitud de cuatro bits. Las entradas son A y B y las salidas son las tres variables binarias A>B, A=B y A<B.

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Salida A=B

Los dos nmeros son iguales si todos los nmeros del mismo peso son iguales, es decir A3=B3, A2=B2, A1=B1 y A0=B0.
La igualdad de los nmeros Ai y Bi se determina comparando los coeficientes segn el valor 0 1 para los dos bits. En la comparacin se emplea la variable yi. Esta variable binaria es igual a 1 si los nmeros de entrada A y B son iguales, de lo contrario ser igual a 0. Por consiguiente, la comparacin de dos bits en la posicin i de un nmero, est dada por: Yi (Ai=Bi) = Ai.Bi + Ai.Bi = (Ai XOR Bi)'
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El nmero A ser igual a B s se cumple la condicin yi=1 para todos los coeficientes, es decir una operacin AND: (A=B) = y3.y2.y1.y0
Salidas A>B y A<B La comparacin comienza desde el bit ms significativo. Los dgitos se comparan uno a uno y si estos son iguales se prueba con el siguiente par de bits menos significativos. La comparacin continua hasta que se encuentra un par de dgitos desiguales. En la posicin donde se encuentre un uno en A y un 0 en B se puede afirmar que A>B. Por el contrario, s A es igual a 0 y B igual a 1 entonces A<B. La funcin correspondiente a cada salida es:
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(A>B) = A3.B3 + y3.A2.B2 + y3.y2.A1.B1 + y3.y2.y1.A0.B0

(A<B) = A3.B3 + y3.A2.B2 + y3.y2.A1.B1 + y3.y2.y1.A0.B0 Circuitos Aritmticos Medio Sumador (Half Adder)

El circuito combinacional que realiza la suma de dos bits se denomina sumador medio. La figura muestra el smbolo lgico de sumador medio. En el circuito las entradas son A y B, la salida S corresponde a la suma y C, al acarreo de salida.

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S = AB + AB = A XOR B C = AB

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Sumador Completo (Full Adder)

El sumador completo acepta dos bits y un acarreo de entrada y genera una suma de salida junto con el acarreo de salida. Se muestra la tabla de verdad del sumador completo. Las entradas A, B y Ci denotan al primer sumando, el segundo sumando y el acarreo de entrada. Las salidas S y Ci+1 representan a la suma y el acarreo de salida.

S A B Ci Ci 1 A.B ACi BCi

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Esquema para conexin en cascada.

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Utilizando dos medios sumadores:

S A B Ci Ci 1 A.B Ci ( A B)

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Restador La resta se implementa mediante un sumador. El mtodo consiste en llevar al minuendo a una de las entradas y el sustraendo en complemento 2 a la otra entrada.
Medio Restador El circuito tiene dos entrada binarias y dos salidas. La figura muestra el smbolo lgico de Restador medio. En el circuito las entradas son A (minuendo) y B (sustraendo) y la salida D corresponde a la diferencia y P al prstamo de salida.

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D = AB + AB = A XOR B P = AB

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Restador Completo El Restador completo realiza la resta entre dos bits, considerando que se ha prestado un 1 de un estado menos significativo. En la tabla las entradas A, B y Pi denotan el minuendo, el sustraendo y el bit prestado. Las salidas D y Pi+1 representan a la diferencia y el prstamo.

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Sumador y Restador de Cuatro Bits Las operaciones aritmticas se pueden implementar mediante circuitos lgicos. El nivel de sencillez obtenido en los circuitos est dado por la tcnica de diseo utilizada. La implementacin de una unidad aritmtica que realice las operaciones de suma y resta en un slo circuito, es ms simple comparndola con una de dos circuitos para las mismas funciones.

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Una sola entrada de control S con n lneas de entrada de datos Ii sirve para complementar o no complementar la entrada, segn la operacin de resta o suma binaria. La figura ilustra un complementador de 4 bits.

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Sumador en BCD La suma en cdigo BCD utiliza las mismas reglas de la suma binaria. Si una suma de dos nmeros es menor o igual que 9, el nmero BCD resultante es vlido. Si la suma es mayor que 9, o si se genera un acarreo el resultado no es vlido. En este caso, se suma el nmero binario 0110 para pasar de nuevo al cdigo BCD. Si se genera acarreo al sumar 0110, ste se suma al siguiente grupo de 4 bits.

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Unidad Aritmtica y Lgica (ALU) Una unidad aritmtica lgica puede realizar un conjunto de operaciones aritmticas bsicas y un conjunto de operaciones lgicas, a travs de lneas de seleccin. En ingls ALU significa Arithmetic Logic Unit (Unidad Aritmtica Lgica). La figura muestra el diagrama de bloques de una ALU.

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Seccin Lgica Los datos de entrada en una operacin lgica son manipulados en forma separada y los bits son tratados como variables binarias. En la tabla se listan cuatro operaciones lgicas OR, OR - Exclusiva, AND y NOT. En el circuito, las dos lneas de seleccin (S1, S0) permiten seleccionar una de las compuertas de entrada, correspondientes a la funcin Fi .

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Seccin Aritmtica El componente bsico de la seccin aritmtica es un sumador en paralelo. Las operaciones aritmticas configuradas en el circuito aritmtico se presentan en la tabla. En una ALU, la suma aritmtica se puede implementar con un nmero binario en A, otro nmero en la entrada B y el acarreo de entrada Cin en un valor lgico 0. El resto de las funciones se enuncian en la columna descripcin.

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74LS181

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Diseo de una Unidad Aritmtica Lgica

En el diseo de una ALU se deben seguir los siguientes pasos: 1. Disear la seccin aritmtica independientemente de la seccin lgica. 2. Determinar las operaciones lgicas del circuito aritmtico, asumiendo que los acarreos de salida de todas las etapas son 0. 3. Modificar el circuito aritmtico para obtener las operaciones lgica requeridas.

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