Circuitos Secuenciales

Los circuitos secuenciales se caracterizan por su capacidad para

memorizar informacin, y sus salidas no slo dependen de los
valores de las entradas en ese instante, sino que tambin de los
que estuvieron presentes con anterioridad; es decir en estos
circuitos se toma en cuenta el tiempo. Los dispositivos
secuenciales mas elementales son los biestables. Los
dispositivos biestables se dividen en Flip-Flops y Latches.
Los biestables poseen dos estados estables denominados
SET(activacin) y RESET(desactivacin); en los cuales se
pueden mantener indefinidamente por lo que son adecuados
como elementos de almacenamiento. Los biestables son
constituidos por puertas lgicas y capaces de almacenar un bit
que como conocemos es la informacin binaria mas elemental.

LATCHES
El latch o cerrojo es un tipo de dispositivo de almacenamiento de
dos estados, que se suele agrupar en una categora diferente a la
de los flip-flops. Bsicamente los latches son similares a los flip-
flops ya que son tambin dispositivos de dos estados.
Latch S-R
Los latches S-R(set-reset), se construyen con compuertras
NOR(entrada activa en alto) y NAND(con entrada activa en bajo)

Puerta NOR y Tabla de verdad

A
B
F
A B F
0 0 1
0 1 0
1 0 0
1 1 0
Por observacin se nota que: Suficiente que a la entrada haya
un 1 para que la salida sea 0
Latch S-R con NOR:
Para el anlisis de este circuito, debemos recordar que por
observacin de la tabla de verdad de una puerta NOR, se
concluy que es suficiente con que a la entrada de la puerta haya
un 1 para que la salida sea 0; adems anotamos que se va a
representar con: Q(t)=Estado presente; Q(t+1)=Estado siguiente.

Q
Q
Tabla de verdad
R S Q(t+1)
0 0 Qt
0 1 1
1 0 0
1 1 E.P
R
S
Q
Q
LATCH
RS
Rep del
Latch RS
R
S
Latch S-R con NANDs
Recordando la tabla de verdad de la compuerta NAND, podemos
observar que suficiente que una de las entradas sea 0, para que
la salida sea 1

S
R
Q
Q
Q
Q
S
R
Latch
S- R
Rep. del
Latch S-R
S R Q(t+1)
1 1 Q(t)
1 0 0
0 1 1
0 0 E.P
Tabla de Verdad
APLICACIN DE LOS LATCHES
Eliminacin del rebote producido en los contactos
Cuando el polo de un interruptor choca con el contacto de cierre
de un interruptor mecnico, este vibra o rebota varias veces, hasta
que finalmente queda firme, aunque estos rebotes pueden ser
mnimos, generan picos que en un sistema digital son
inadmisibles, por lo que a travs de los latches el efecto rebote es
neutralizado como se indica en la figura siguiente:

+ 5v
b
a
s
w
R
R
S
a
b
de "a-b"
de "b-a"
+5v
0v
No hay rebote
efecto del rebote
+ 5v
0 v
s
w
R
Q
+5v
Latch
R- S
FLIP-FLOPS
El flip-flop es un dispositivo biestable sncrono, es decir
la salida est en condiciones de cambiar de estado
nicamente en un instante especfico de una entrada de
disparo denominada seal de reloj (clock, clk), lo que
significa que los cambios en la salida se producen
sincronizadamente con esta seal(clk). En toda seal de
reloj se distingue un flanco de subida y un flanco de
bajada, por lo que entonces habrn flip-flops que se
activan (disparan), en el flanco de subida o en el flanco
de bajada

FLIP-FLOPS DISPARADOS POR FLANCO
Los principales flip-flops disparados por flanco son:
FF RS, FF JK, FF D y Flip-Flop T.
La seal de reloj que constituye el corazn de todo circuito
secuencial se muestra en la grfica siguiente:

f.b f.s
f.s
f.s
f.b
f.b
Flip-Flop RS disparado por Flanco
Estos flip-flops, pueden ser disparados por flanco de subida o
falnco de bajada, su representacin y tabla de verdad se indica a
continuacin:
R S Q(t+1) Qt Q(t+1) S R
0 0 Q(t) 0 0 0 X
0 1 1 0 1 1 0
1 0 0 1 0 0 1
1 1 E.P 1 1 X 0
Tabla de Verdad Tabla de excitacin
R
S
R
S
O
Q
Q
Q
Q
FF disparado en
Flanco de subida
FF disparado en
Flanco de bajada
FF RS
FF RS
Flip-Flop D
El flip-flop D, se deriva del FF RS aplicando al terminal R,
la seal negada del terminal S, como se puede ver en uno de los
graficos que a continuacin se muestra.
R
S
Q
Q
Q
Q
FF RS
modificado
FF D
o
D
D Q(t+1) Qt Q(t+1) D
0 0 0 0 0
1 1 0 1 1
1 0 0
1 1 1
Tabla de Verdad Tabla de excitacin
cl k cl k
Flip-Flop JK
El flip-flop JK,es una versin mejorada del FF RS, tiene dos
entradas J y K y puede ser accionado como el SR tanto en flanco
de bajada como en flanco de subida; la caracterstica principal de
este flip-flop es que no tiene estados prohibidos. A continuacin
se muestra la tabla de verdad y la tabla de excitacin
J
K
Q
Q
FF JK
cl k
J K Q(t+1) Qt Q(t+1) J K
0 0 Q(t) 0 0 0 X
0 1 0 0 1 1 X
1 0 1 1 0 X 1
1 1 Qt 1 1 X 0
Tabla de Verdad Tabla de excitacin
Flip-Flop T
Este flip-flop resulta de la modificacin del FF JK, para lo cual se
unen las entradas, tal como se observa en la figura. Este FF tiene
la particularidad de cambiar de estado cuando su nica entrada
esta en 1 (toggle) . A continuacin se presenta la tabla de
verdad y la tabla de excitacin
J
K
Q
Q
Q
Q
FF "T"
T
cl k
cl k
T Q(t+1) Qt Q(t+1) T
0 Q(t) 0 0 0
1 Q(t) 0 1 1
1 0 1
1 1 0
Tabla de Verdad Tabla de excitacin
ENTRADAS ASINCRONAS DE ALGUNOS FLIP-FLOPS
SINCRONOS
Algunos flip-flops son diseados con dos entradas adicionales
llamadas entradas asncronas(Preset y Clear), estas operan
independientemente de la seal de reloj y se utilizan para
inicializar la salida Q, es decir mediante la entrada Preset
hacemos que Q se ponga en 1 y con clear, hacemos que Q
se ponga en 0; dependiendo del diseo estas entradas pueden
ser activadas en alto o en bajo. A continuacin se representa un
FF JK con entradas asncronas activadas en bajo
J
K
Q
Q
cl k
PRESET
CLEAR
Cuando Preset=0, "Q"=1 indepndientemente de
las entradas "JK" y Clk. De la misma manera si
Clear=0, "Q"=0 independientemente de lo que
tenga "JK" y Clear
CONSTRUCCIN DE FLIP-FLOPS PARTIENDO DE
OTROS
Ejercicio: Se tiene en almacn un flip-flop SR sncrono,
construir con l un FF JK sncrono.
Estrategia: Considerar como entradas J.K.Q(t)(del FF JK) como
entradas y R-S como funciones de salida, como se muestra a
continuacin.





Tabla de Verdad
J K Q(t) S R
0 0 0 0 X
0 0 1 X 0
0 1 0 0 X
0 1 1 0 1
1 0 0 1 0
1 0 1 X 0
1 1 0 1 0
1 1 1 0 1
yendo al mapa
de "K" hallamos
R=KQ(t)
__
S= J.Q(t)
implemen
tando te
nemos el
circuito si
guiente
J
k
S
R
Q
Q
cl k
flip-flop
RS
FF
J K
MQUINAS DE ESTADOS
Son circuitos secuenciales que se encuentran constituidos
por una etapa combinacional y una etapa de memoria,
relacionadas de tal manera que conforman un sistema
secuencial para algn propsito especial. Los registros y
contadores son ejemplos de este tipo de sistemas
secuenciales.
Los circuitos secuenciales se clasifican dentro de una
categora conocida como mquinas de estado de la cual se
distinguen comunmente dos tipos:
Mquinas de estado de Moore y mquinas de estado de
Mealy.






MQUINA DE ESTADOS DE MOORE
En esta mquina la salida depende slo del estado interno y
de cualquier entrada sincronizada con el circuito; ejemplos
de esta mquina son los contadores en la que los FFs son
los elementos de memoria.






-
-
-
-
-
-
-
-
-
Lgica
Combinacional MEMORI A
E
N
T
R
A
D
A
S
S
A
L
I
D
A
S
-
-
-
Lneas de
excitacin
Lneas de varia-
bles de estado
MQUINA DE ESTADOS DE MEALY
En esta mquina de estados las salidas vienen determinadas por
los estados internos y por entradas que no estn sincronizadas, es
decir que dependen directamente de la etapa combinatoria, como
se aprecia en la grfica siguiente.






-
-
-
-
-
-
-
-
-
Lgica
Combinacional MEMORI A
E
N
T
R
A
D
A
S
S


A


L


I


D


A


S
-
-
-
Lneas de
excitacin
Lneas de varia-
bles de estado
-
-
-
-
-
-
-
ANLISIS DE LA MQUINA DE ESTADOS
Como ya se ha dicho, la mquina de estados es un circuito
secuencial, conformado por una etapa combinacional y otra de
memoria conformada por FFs.
El anlisis de un circuito secuencial consiste en obtener una tabla
o un diagrama de la secuencia de tiempos, salidas y estados
internos que describa su funcionamiento. Un circuito se reconoce
como secuencial si incluye flip-flops, los cuales pueden ser de
cualquier tipo y el circuito puede incluir o no una etapa
combinacional






DIAGRAMA DE ESTADOS
Es una representacin de los estados internos de un circuito y de
las transiciones entre ellos, es decir es una representacin grfica
de su funcionamiento, a los diagramas de estado tambin se les
llama diagramas de flujo. En este diagrama un estado se
representa con un crculo y la transicin entre estados se indica
con lneas dirigidas que conectan los crculos, tal como se aprecia
en la figura siguiente






00
01
10
11
0/0
0/0
1/0
1/1
1/0
0/0
0/0
1/1
El nmero binario dentro del crculo identifica el estado que
representa el crculo. Las lneas dirigidas estn etiquetadas
con dos nmeros binarios separados por un slash( x / y).
El valor de entrada(x) que provoca la transicin de estado se
etiqueta primero, el nmero(y) despus del smbolo(/) da el valor
de salida, durante el estado presente. Por ejemplo, la lnea
dirigida desde el estado 00 al estado 01, se etiqueta
1/0(x/y), lo cual significa que el circuito secuencial est en un
estado presente 00, mientras x=1 e y=0, y que a la terminacin
del siguiente pulso de reloj, el circuito pasa al siguiente estado
01. Una lnea dirigida que conecta un crculo consigo mismo
indica que no ocurre cambio de estado.






TABLA DE ESTADOS
Definido el diagrama de estado, el siguiente paso es obtener a
partir de l, una tabla de estados, la cual representa en forma
tabular, los estados de las entradas y/o salidas de los estados de
los flip-flops(estados internos), llamados estados presente y
estados siguiente.






TABLA DE ESTADOS
ESTADO PTE. ENTRADAS EST. SGTE. SALIDAS TABLA DE EXCITACIN
Q(t) Q(t+1)
A,B,C X,Y,. A,B,C, P,R,S,T






El estado presente designa los estados de los flip-flops, antes
de la ocurrencia de un pulso de reloj y el estado siguiente
muestra los estados de los mismos flip-flops despus de la
aplicacin del pulso de reloj.
PROCEDIMIENTO DE DISEO DE UN CIRCUITO SECUENCIAL
a) Se construye el diagrama de estado a partir de la
interpretacin de las especificaciones del enunciado del
problema.
b) Se reducen estados equivalentes
c) Se asignan cdigos a los estados
d) Se seleccionan los elementos de memoria
e) Se construye la tabla de estados
f) Se implementa el circuito
Ejemplo:
Disear un circuito secuencial sncrono con una lnea de
entrada x y una lnea de salida z, el cual debe reconocer
la secuencia (clave) X= 1100. El circuito tambin debe
reconocer las secuencias traslapadas como se ve en la
secuencia de salida que se muestra a continuacin.
X= 0 0 1 1 1 0 0 1 1 1 0 0 0 0 1 0 0 1 0
Z= 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0
0/0
0/1
1/0
0/0
1/0
1/0
0/0
1/0
I
0
I
1
I
2
I
3
SOLUCI N
DIAGRAMA DE ESTADOS
A)
b) Asignacin de Cdigos de estado: Se asignan cdigos tal
como I
0
=00, I
1
= 01, I
2
= 10 I
3
= 11, ya que hay 4 estados
c) Seleccin de FFs: FF JK, nmero=2 =2
n
donde :
n= nmero de Flip-flops; por lo que se necesita de 2 flip-flops
TABLA DE ESTADOS
ESTADO PTE. ENTRADAS EST. SGTE. SALIDAS TABLA DE EXCITACIN
Q(t) Q(t+1)
A B X A B Z JA KA JB KB
0 0 0 0 0 0 0 X 0 X
0 0 1 0 1 0 0 X 1 X
0 1 0 0 0 0 0 X X 1
0 1 1 1 0 0 1 X X 1
1 0 0 1 1 0 X 0 1 X
1 0 1 1 0 0 X 0 0 X
1 1 0 0 0 1 X 1 X 1
1 1 1 0 1 0 X 1 X 0
Yendo al Mapa de Karnaugh, se obtiene lo siguiente :
_ _ _
JA = B.X, KA= B, JB= A X, KB= X + A , Z= A.B.X
J
A
K
A
Q
A
Q
A
J
B
K
A
Q
B
Q
B
cl k
x
z
I M P L E M E N T A C I N

A
B
X
A
B
X
A A
X
MAPA DE "K" PARA "JA"
B
MAPA DE "K" PARA "kA"
B
MAPA DE "K" PARA " JB "
0
0
0 1
X X X X 1 0
X X
B
X
JA = BX
X X
0 X
1 0
kA = B
A
X 1 X
X 1
X 0
X 1
JB = A X
B
MAPA DE "K" PARA " kB "
X 1
1 X
0 X
kB = X' + A'
A
X
A
B A
B
X
X