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Contenu et objectif
Dfaut
Niveau physique
Exemples : connexion coupe, court-circuit d'oxyde, contact mal form
Faute
Reprsentation des dfauts au niveau logique (abstraction)
Exemple : collage 0 ou 1
Faute permanente ou intermittente si modlisation d'un dfaut
Faute transitoire possible lorsque lie l'environnement
ou l'intgrit du signal
Vrification/Validation
Recherche d'erreurs de conception
Phase de conception
Test
Recherche de dfauts/fautes (dus la fabrication, au vieillissement ou
l'environnement oprationnel)
Phase de fabrication ou phase oprationnelle/maintenance
Conception suppose valide
Test
Dtection globale de la prsence de dfauts/fautes
Identification des circuits bons (go/no go)
Diagnostic
Dtection individuelle et localisation des dfauts/fautes
Permet rparation ou correction de conception
Test en ligne
Test effectu en parallle de l'excution de la fonction oprationnelle
Li la sret de fonctionnement
Vieillissement, effets parasites ( ex. SEUs radiations, particules)
Fabrication
(process)
Dcoupe/
assemblage
Distribution
Tranches acheves
ENSIMAG / Phelma 2A Filire SLE
Le test en fabrication
Fabrication
(process)
Tranches
acheves
Contrles
visuels
(options)
Le test en fabrication
Fabrication
(process)
Contrles
visuels
(options)
Tranches
acheves
Dcoupe/
assemblage
Vieillissement
acclr
Conception
logique
Gnration
physique
Spcifications de test
("Boundary scan",
fonctions de test, normes,
taux de couverture, )
Contraintes de synthse
(insertion de scan, )
Macrocellules : BIST,
Gnration de vecteurs,
Contraintes sur les simulations
Netlist
circuit
Vecteurs
des blocs
Vecteurs
circuit
Simulation
de fautes
Simulation
oriente test
Compilateurs : BIST
Posttraitement
P&R
R-organisation de scan,
dimensionnement
d'alimentations
Programme
de test
Intgration des Systmes
Description de brochage
tendue (groupes de signaux)
Vecteur
d'entre
Ve
Circuit/
Systme
Entres
Primaires
Sorties
Primaires
1
1
0
0
1
Vecteur
de sortie
Vs
Accessibles de l'extrieur
Test fonctionnel
Semblable aux stimuli de validation de la conception (validation des
fonctions), mais petit sous-ensemble "significatif"
Gnralement dtermin "manuellement" par le concepteur
Test structurel
La conception doit tre pralablement valide
Fond sur la structure au niveau portes (ou transistors) du circuit et
sur la fonction de chaque lment de base, plutt que sur la fonction
globale
Recherche d'un taux de couverture, pour un modle de fautes donn
Gnralement dtermin avec l'aide d'outils de CAO (ATPG)
ENSIMAG / Phelma 2A Filire SLE
Test structurel
Netlist
(portes,
transistors)
Squence
de test
Taux
de
couverture
Simulation
de
fautes
Vecteurs
fonctionnels
(Automatic)
Test
Pattern
Generation
Liste de
fautes
indtectables
Intgration des Systmes
Dfauts/fautes
Circuit
ouvert
Courtcircuit
s-a-1
s
s-a-1 ?
a
1
1
0
b
2. Sensibilisation du chemin
3. Propagation
de la faute
1 (0 si faute
sprsente)
V = 101
Cohrence
Justification/Propagation
Stuck-on, stuck-open
=> comportement squentiel induit (mmorisation dynamique)
a+a.b = a+b
Assez facile liminer dans un bloc, beaucoup plus dlicat dans un assemblage
hirarchique (optimisations souvent locales aux blocs)
4. Notion de testabilit
Prend en compte :
Le taux de couverture (pour un modle donn),
Le nombre total de vecteurs,
Le temps de gnration du test,
Les moyens mettre en oeuvre pour la gnration,
Le temps de test sur ATE,
Les caractristiques ncessaires pour l'ATE.
Concepts cls :
Contrlabilit des noeuds depuis les entres primaires
Observabilit des noeuds depuis les sorties primaires
Augmentation de la testabilit
Complexit croissante
Testabilit intrinsque plus faible
Ratio croissant entre le nombre de broches et le nombre de
transistors intgrs
2 niveaux d'application
Circuits
Cartes et systmes
Gains
Complexit ATE
Temps d'application du test
Production
R&D
Temps de conception
Performances (perte potentielle)
Outils spcifiques
Auto-tests (BIST)
Test
Esrie
D
E
Augmentation contrlabilit et observabilit
Ssrie
Logique combinatoire
D Q
D Q
DQ
DQ
Logique combinatoire
Test
Esrie
D Q
D Q
DQ
DQ
Ssrie
H
Remarque pour un circuit avec plusieurs domaines d'horloge :
ncessit de sparer les chanes des diffrents domaines ou de les synchroniser
(exemple : ordonnancement du plus lent vers le plus rapide)
ENSIMAG / Phelma 2A Filire SLE
Logique combinatoire
Test1
Esrie1
D Q
D Q
Ssrie1
H1
TestN
EsrieN
D Q
D Q
SsrieN
HN
ENSIMAG / Phelma 2A Filire SLE
Inconvnients
longueur du test (un vecteur N bits est lu ou crit en N cycles d'horloge)
profondeur mmoire par canal sur le testeur (au moins pour certaines E/S)
consommation et risque de problmes fonctionnels/lectriques pendant les dcalages (=>
verrous en sortie )
Avantages
nombre de signaux de commande peu lev (compromis possible avec la longueur du test)
cot matriel plus faible que pour les techniques de test parallle
Entres
fonctionnelles
Bloc
sous test
LFSR
autonome
MISR
compacteur
Signature
Gnrateur
d'adresses
(compteur/
dcompteur)
Test
Contrleur
(squencement
des adresses
et des donnes
crites et lues)
Test
0
1
adresse
RAM
commandes
donnes
donnes
fonctionnelles
Comparateur
Signal
d'erreur
(codage
double rail)
Intgration des Systmes
Propositions du JTAG
R-utiliser les test fonctionnels des circuits et les dispositifs de test intgrs
pour le test in-situ
Test
Access
Port
Test
Access
Port
TDI
Registres de test
utilisateur
Registre Boundary Scan
Registre Bypass
Registre Identification
Ampli
3 tats
TDO
Logique de dcodage
TMS
TCK
TRST
Registre Instruction
Contrleur du TAP
Cellule complte :
entre
parallle
de donne
Mode
sortie
parallle
de donne
Shift
Q
entre srie
de donne
verrou
Capture
Update
sortie parallle
de donne
Shift
entre parallle
de donne
entre srie
de donne
DQ
sortie srie
de donne
Capture
Intgration des Systmes
EXTEST
C2
EXTEST
C3
BYPASS
Configuration BS
Verrou de sortie -> Extrieur
Extrieur -> Bascule d'entre
Fonctionnel
TDO
ENSIMAG / Phelma 2A Filire SLE
Configuration BS
BYPASS
Fonctionnel
TDI
C1
INTEST
C3
BYPASS
Fonctionnel
TDO
ENSIMAG / Phelma 2A Filire SLE
Le "Contrleur du TAP"
1
TEST-LOGIC-RESET
0
0
1 SELECT-DR-
RUN-TEST-IDLE
SELECT-IRSCAN
SCAN
CAPTURE-IR
SHIFT-IR
EXIT1-DR
EXIT1-IR
0
0
0
0
SHIFT-DR
PAUSE-IR
EXIT2-DR
1
UPDATE-DR
0
0
PAUSE-DR
1
ENSIMAG / Phelma 2A Filire SLE
CAPTURE-DR
Moore, 16 tats
EXIT2-IR
1
UPDATE-IR
0
Intgration des Systmes
Chane
scan
Chane
scan
Chane
scan
sortie
srie
Contrle du test interne (BIST, scan) par le TAP pour rduire la complexit
des testeurs de circuits en production (peu de canaux ncessaires)
Le test en fabrication
Fabrication
(process)
Contrles
visuels
(options)
Tranches
acheves
Dcoupe/
assemblage
Test en botier
motifsdesurveillanceduprocess
(caractrisationlectrique)
- circuits (courants de fuite,
puis test frquence faible, aux
conditions d'environnement nominales)
Vieillissement
acclr
- paramtrique
Test en tuve
- consommation
(option)
- fonction (conditions nominales
et limites)
- performances dynamiques
Distribution
ENSIMAG / Phelma 2A Filire SLE