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PARAMETROS
TIPOS
ASPECTOS DEL HARDWARE
JERARQUIA
MEMORIA VIRTUAL
RENDIMIENTO
Decodificador direcciones
0
2m palabras de N bits
Registro de Dirección
Dirección
2m -1
Registro de datos
UNCa. Arquitectura de computadoras 4
MEMORIAS
SEÑALES
• De Direccionamiento
Comúnmente llamado bus de direcciones, a través de el se especifica la
posición de memoria a la que se quiere acceder
• De Datos
Llamado bus de datos, a través de el se lee o escribe un dato en la posición
seleccionada
• De Control
Forma parte del bus de control y están dedicas a indicar a la memoria la
operación que debe hacer
a) lectura/escritura (R/W: read / write), ordena si se va a leer o escribir en la
memoria
b) Habilitación (E: enable), en estado activo la memoria trabaja
normalmente, desactivada las líneas de datos están e el 3er estado
c) Selección de chip (CS: Chip select), su activación permite el
funcionamiento del circuito (chip)
+V
R/W
Bus de
Control Registro
datos
CS
E lógico
Respuesta:
A0 A2-A1-A0 = 111
A1 Matriz
Decodificador
R/W = 0
A2
direcciones
De memoria E=1
CS = 1
8X4 D3-D2-D1-D0 = 1100
de
R/W
Bus de
Control Registro
datos
CS
E lógico
DE LECTURA Y ESCRITURA
DINAMICAS: Sus celdas están formadas
por condensadores cuya carga representa
el bit de información. Necesitan refresco
que compense las perdidas del
condensador
ESTATICAS: Sus celdas consisten en flip-
flop
UNCa. Arquitectura de computadoras 11
MEMORIAS DE ACCESO ALEATORIO
Diagrama en bloques de una RAM Estática
Tamaño de la palabra (en bits)
bn b0
Decodif. De direcciones
Registro de direcciones
BUS DE DIRECCIONES
BUS DE DATOS
Registro de datos
2m Células
De
Almacenamiento
Circuito de Control
BUS DE CONTROL
UNCa. Arquitectura de computadoras 12
MEMORIAS DE ACCESO ALEATORIO
Estructura de las celdas de almacenamiento
Habilitación
Con un “0” se
deshabilita la
entrada y la
R Q salida de datos
Biestable
Entrada Salida de dato
S Q
Decodificador
dirección Matriz un
De fila De transistor
Celdas
de fila
DIRECCIONES
Estructura 3D
HAB.
Control y
amplificación
R/W
Registro de
dirección Decodificador
De columna De columna
CAS
DATOS
UNCa. Arquitectura de computadoras 14
MEMORIAS DE ACCESO ALEATORIO
Selector de columna
Datos seleccionados
Selector Dato
de fila
Capacidad
parásita
R/W
Habilitado “1”
Lectura / Escritura
R / W ( 1/ 0 ) Tiempo de acceso Tacc Tiempo de
permanencia
Tiempo
Valido
Direcciones
Tiempo de escritura
Habilitado “1”
Lectura / Escritura
R / W ( 1/ 0 )
Tiempo
DDR SDRAM (Memoria de acceso aleatoria dinámica sincrónica de velocidad doble de datos), que
normalmente se llama 'Memoria DDR'. Considerada una tecnología de evolución, la memoria DDR
está reemplazando rápidamente la tecnología madura PC133/PC100 SDRAM.
R R R
DIRECCIONES
Decodificador
CELDA DE
direcciones
ALMACENAMIENTO
De
HABILITACION
Dn BUS DE DATOS D0
ORGANIZACIÓN
Entrada
Salida
Bit …….Bit Bit ……..Bit Bit ………Bit Bit …….Bit
BIT A BIT
1 n 1 n 1 n 1 n
Orden de Desplazamiento
Palabra N
Palabra 1
POSICION A POSICION
ORGANIZACIÓN
Bit 1 Bit 1 Bit 1
Entrada
Salida
Bit n Bit n
A D A D A D M Datos
Lect/Escrit
Habilit.
H R/W
Bus de Datos
Bus de Direcciones
K RAM
NxM
J
A D
K+J
H R/W