Unidad 4 SD1

Sistemas Mayores de Circuitos Combinatorios
Ing. Jorge Manrique 2004
Sistemas Digitales
Contenido
Retardo en los circuitos lgicos combinatorios Sumadores y otros circuitos aritmticos Decodificadores Encoders (codificadores) Multiplexores Compuertas de tres estados ROMs, PLAs y PALs
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Retardo en los Circuitos Lgicos Combinatorios
Cuando la entrada de una compuerta cambia, la salida de esta compuerta no cambia instantneamente, hay un pequeo retardo, (tiempo de retardo). Si la salida de una compuerta es usada como entrada de otra compuerta, el retardo se suma
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Ejemplo del Retardo
peligro o interferencia
Diagrama de Tiempo del Circuito

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Retardo, Consideraciones
En el caso anterior, el tiempo para que el circuito muestre un resultado estable ser de 2. Antes de este tiempo los resultados no deben ser considerados.
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Un caso ms complejo de retardo
Consideraremos el caso del EJE3, el sumador completo
Las expresiones, de la tabla de verdad, resultantes son:

Cout: abc + abc + abc + abc S = abc + abc + abc + abc Cout: bc + ac + ab
La simplificacin de Cout es:
Es posible implementar este sistema de la forma como est en las ecuaciones algebraicas, no obstante tambin es posible optimizar las ecuaciones para que resulte en un nmero menor de copuertas
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Optimizacin de EJE3
Las ecuaciones de S y Cout pueden manipularse de la siguiente forma:

S = c(ab + ab) + c(ab + ab) Cout = c (a + b) + ab
Si notamos la expresiones que estn dentro de los parntesis extraemos la siguiente optimizacin:

S = c(a b) + c(a b) = c (a b) Cout : c (a b) + ab
No del todo cierto pero funciona igual

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Diagrama del sumador completo (FA)
Este circuito podr ser implementado con un CI 7486 que trae 4 compuertas x-or de dos entradas y con un 7400 que trae 4 compuertas NAND de dos entradas.
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Implementacin del FA con NANDs
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Implementacin del FA con NANDs optimizado
La implementacin requerir de tres 7400 para un FA, si hacemos 4 mdulos para un FA de 4 bits ser necesario slo 9 CIs
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Comportamiento del retardo en un FA de un bit

2 3 4 5 6
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Contenido
Sumadores y otros circuitos aritmticos Decodificadores Encoders (codificadores) Multiplexores Compuertas de tres estados ROMs, PLAs y PALs
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Sumadores y otros circuitos aritmticos

Sumadores, restadores y comparadores
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Semisumador (Medio Sumador o Half Adder)
El circuito aritmtico digital ms simple es el de la suma de dos dgitos binarios. Un circuito combinatorio que ejecuta la suma de dos bits se llama semisumador.
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Diagrama Lgico del Medio-Sumador Half-Adder
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Sumador Completo
Otro mtodo para sumar dos nmeros de n bits consiste en utilizar circuitos separados para cada par correspondiente de bits: los dos bits que se van a sumar, junto con el acarreo resultante de la suma de los bits menos significativos, lo cual producir como salidas un bit de la suma y un bit del acarreo de salida del bit ms significativo.
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Diagrama en bloque de un Sumador Completo (Full Adder)

Xi Full Adder F.A. Si
Yi
Ci+1
Ci
Sumador completo de dos palabras de un bit
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Las expresiones mnimas de suma de producto para las salidas del FA

Si xi yi Ci xi yiCi xi yiCi xi yi Ci Ci 1 xi yi xi Ci yi Ci xi yi Ci ( xi yi )
Ecuaciones optimizadas
Si xi yi Ci Ci 1 xi yi Ci ( xi yi )
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Implementacin de la ecuaciones FA
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Implementacin de un FA con dos HA

Un sumador completo resulta de la unin de dos medios sumadores.
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Sumadores de n bits
Podemos construir sumadores de n bits con n copias del circuito anterior, este tipo de sumadores son conocidos como Carry-ripple adder, o sumadores con propagacin de acarreo. Los sumadores completos se conectan en cascada de manera que el acarreo de salida de una etapa viene a ser el acarreo de entrada de la siguiente, como se ilustra en la figura de la siguiente diapositiva.
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Implementacin de un sumador en cascada
Para dos palabras de 4 bits.
Cin
Cout
Podemos implementar un sumador de n bits con n copias de los circuitos anteriores
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Sumadores de tipo Carry-Ripple Adder
Como lo indicamos en una diapositiva anterior, una forma posible para implementar sumadores de n bits es conectar n sumadores completos de un bit en cascada, a esta configuracin se la denomina Carry Ripple Adder. El mayor problema con este tipo de implementacin es el tiempo de retardo, ya que cada mdulo depende del resultado del mdulo anterior, en base a la siguiente formula:
(2n 4)
Por ejemplo para un sumador de 64 bits el retardo ser de 132 , este es un tiempo de propagacin muy grande.
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Sumadores basados en ecuaciones de suma de productos
Con la finalidad de incrementar la velocidad de los sumadores, se han pensado en varias aproximaciones, una de ellas es implementa un sumador multibit usando una expresin de suma de productos. Por ejemplo un sumador para dos bits consistira de una tabla de 5 entradas y tres salidas, consecuentemente tendramos mapas de Karnaugh de 5 variables y expresiones simplificadas para la tres funciones de salida con 23 trminos y 80 literales, un circuito de dos niveles requerir una compuerta OR de 12 entradas y otras ms. Claramente podramos seguir adoptando esta metodologa para sumadores de 3 bits o 4 bits, no obstante el algebra cada vez ser ms compleja y el nmero de trminos aumenta drsticamente.
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Sumadores de tipo Carry-look-ahead adder
El problema en los sumadores anteriores ha sido el retardo de la seal de acarreo o de la complejidad del nmero de entradas. Una solucin para evitar estas desventajas son los sumadores de tipo carry-look-ahead adder (sumador con acarreo anticipado). La mayora de los circuitos integrados comerciales usan este mtodo.
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Sumadores comerciales
Existe disponibles comercialmente sumadores de 4 bits:
7483, 7483A, y el 74283 (Four bit binari full adders with fast carry) Cada uno de ellos usa un circuito de 4 niveles para producir la suma, usando una mezcla de compuertas NAND, NOR, NOT y X-OR. El retardo desde el Cin hasta el Cout es de 3 para cada 4 bits y produce un retardo total de (3/4 n+1).
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Sumador de 12 bits con tres FA de 4 bits (74283) en cascada

U1 12 14 3 5 11 15 2 6 7 A4 A3 A2 A1 B4 B3 B2 B1 C0 C4 9 SUM_4 SUM_3 SUM_2 SUM_1 10 13 1 4 12 14 3 5 11 15 2 6 7 A4 A3 A2 A1 B4 B3 B2 B1 C0 C4 9 U2 SUM_4 SUM_3 SUM_2 SUM_1 10 13 1 4 12 14 3 5 11 15 2 6 7 A4 A3 A2 A1 B4 B3 B2 B1 C0 C4 9 U3 SUM_4 SUM_3 SUM_2 SUM_1 10 13 1 4
74HC283N_6V
74HC283N_6V
74HC283N_6V
Existe una tercera aproximacin para implementar sumadores que es llamada Carry-Look-Ahead Adder.
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Restadores y Sumadores-Restadores
Para realizar la substraccin podramos desarrollar la tabla de verdad para la resta de 1 bit y unir en cascada los mdulos necesarios para el nmero de bits que se requiera, los que se denominara un borrow-ripple subtractor. En la mayora de los casos, cuando se realiza una resta, tambin es necesario realizar una suma, por lo tanto podemos sacar ventaja de la aproximacin de realizar una resta usando una suma de la siguiente forma:
A B = A + Bcomp a 1 + 1
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El uso de las compuertas x-or ayudan a comandar el modo de funcionamiento.
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Sumador/Restador
A-B = A+B+1, para realizar el complemento se usan las compuertas x-or.
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Comparadores
Una necesidad comn en la aritmtica es la comparacin de dos nmeros, que indique si son iguales o si uno es mayor que el otro. Se usa la OR Exclusiva (x-or) para generar un 1 en el caso de que los nmeros sean diferentes y 0 para el caso de que sean iguales. Para un caso de dos palabras de varios bits, si un par de bit son diferentes entonces las palabras son diferentes.
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Circuito Comparador de 4 bits
a) Con OR exclusivas
b) Con NOR exclusivas
Estos comparadores solo son para determinar la igualdad de dos palabras de 4 bits y pueden extenderse a cualquier tamao de palabras.
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Comparadores
Para la implementacin de una comparador de 4 bits que indique si la palabra es mayor, menor o igual, debemos hacer un reconocimiento desde el bit ms significativo de la siguiente forma:
a>b si a4>b4 o (a4 = b4 y a3>b3) o (a4 = b4 y a3 = b3 y a2>b2) o (a4 = b4 y a3 = b3 y a2 = b2 y a1>b1) a<b si a4<b4 o (a4 = b4 y a3<b3) o (a4 = b4 y a3 = b3 y a2<b2) o (a4 = b4 y a3 = b3 y a2 = b2 y a1<b1) a = b si a4 = b4 y a3 = b3 y a2 = b2 y a1 = b1
Esta lgica se puede extender para la cantidad de bits que sea necesario o el de 4 bits puede estar en cascada con otros pasando las seales de ><=.
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Comparador Comercial
El 7485 es un comparador de 4 bits, con la opcin de realizar conexiones en cascada para aumentar en nmero de bits que se deseen comparar. Para hacer la cascada las seales van del mdulo ms bajo al ms alto
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Comparador tpico de 1 bit
= < >
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Decodificadores
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Decodificadores
Un decodificador es un dispositivo que cuando est activado selecciona una de varias lneas de salida basndose en un cdigo de entrada. Las cantidades discretas de informacin se representan en sistemas digitales con cdigos binarios (ejemplo: BCD, EXCESO 3, 84-2-1, 2421, etc.). Un cdigo binario de n bits es capaz de representar hasta 2n elementos distintos de informacin codificada. La mayora de los decodificadores convierte informacin binaria de n lneas de entrada a un mximo de 2n lneas nicas de salida o menos. Estos decodificadores son denominados decodificadores n-a-m lneas, donde m 2n.
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Decodificadores
Estos dispositivos normalmente cuentan con una entrada habilitadora. Cuando esta entrada vale 0, todas las salidas del codificador son 0. Cuando la entrada habilitadora vale 1, la salida correspondiente al minitrmino formado por la combinacin presente en las n entradas tomar el valor 1 y las dems tomarn el valor 0.
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Decodificador 2 x 4
Un valor de x en las entradas indica que puede tomar el valor de 1 o 0.

DEC 2x4
Hab. C1 C0 0 1 1 1 1
S0 S1 S2 S3
0 0 0 0
1 0 0 0
0 1 0 0
0 0 1 0
0 0 0 1
X 0 0 1 1
X 0 1 0 1
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Decodificador 2x4
Las funciones lgicas para las salidas del codificador 2x4 son:
S 0 HC1C0 S1 HC1C0 S 2 HC1C0 S3 HC1C0
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Decodificadores
De forma semejante a como se define el decodificador 2x4, pueden definirse decodificadores de 3x8, 4x16, 5x32 y en forma general de nx2n. La principal utilizacin de este dispositivo es cuando se tiene N alternativas que se pueden seleccionar, pero se desea seleccionar solamente una de ella.
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Decodificador 3x8
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Decodificador comercial
El 74138 es un decodificador de tipo 3x8 comercialmente disponible Ver hoja de datos

U1 1 2 3 6 4 5 A B C G1 ~G2A ~G2B Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 15 14 13 12 11 10 9 7
Entradas con X Tipo de salidas

Active High Active Low
74LS138N
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Decodificador comercial 4x16
El 74154 es un decodificador comercial 4x16 Es un CI de 24 pins
U1 23 22 21 20 A B C D 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 1 2 3 4 5 6 7 8 9 10 11 13 14 15 16 17
18 ~G1 19 ~G2 74154N
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Aplicacin
Una aplicacin de los decodificadores es seleccionar uno de muchos dispositivos que tiene una nica direccin. La direccin sera la entrada del decodificador, una salida estara activa, para seleccionar el dispositivo que fue seleccionado.
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Decodificadores de mayor tamao
Es posible unir varios decodificadores para implementar decodificadores de mayor porte.
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Codificador (encoder)
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Codificador
Un codificador es un circuito digital que ejecuta la operacin inversa de un decodificador. Un codificador tiene 2n (o menos) lneas de entrada y n lneas de salida. Las lneas de salida generan un cdigo binario correspondiente al valor de entrada binario. Es til cuando uno de varios dispositivos desea enviar seales a una computadora. Solo una entrada puede estar activada.
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Codificador Octal a Binario
Entradas
Salidas
D7 0 0 0 0
D6 0 0 0 0
D5 0 0 0 0
D4 0 0 0 0
D3 0 0 0 1
D2 0 0 1 0
D1 0 1 0 0
D0 1 0 0 0
A2 0 0 0 0
A1 0 0 1 1
A0 0 1 0 1
0
0 0 1
0
0 1 0
0
1 0 0
1
0 0 0
0
0 0 0
0
0 0 0
0
0 0 0
0
0 0 0
1
1 1 1
0
0 1 1
0
1 0 1
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Codificador octal a binario
El codificador puede implantarse con compuertas OR cuyas entradas se determinan directamente de la tabla de verdad. Por ejemplo, la salida es A0 ser igual a 1 si el digito octal de entrada es 1 o 3 o 5 o 7. Las funciones de este codificador son las siguientes:

A0 = D1+D3+D5+D7 A1 = D2+D3+D6+D7 A3 = D4+D5+D6+D7
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Codificador BDC comercial el 74147
El 74147 es un codificador BCD, que toma 9 entradas activadas por nivel bajo y las codifica en 4 salidas activadas en nivel bajo.
U1 11 12 13 1 2 3 4 5 10 1 2 3 4 5 6 7 8 9 74147N A B C D 9 7 6 14
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Multiplexores
Problemtica
Los datos que se generan en una localidad se van a usar en otra, para esto se necesita un mtodo para transmitirlos de una localidad a otra a travs de algn canal de comunicaciones.
. . .
demultiplexor multiplexor
Entrada de datos
. . .
Canal de comunicaciones
Salida de datos
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Multiplexores
Definicin
Un multiplexor digital es un circuito con 2n lneas de entrada de datos y una lnea de salida; tambin debe tener una manera de determinar la lnea de entrada de datos especfica que se va a seleccionar en cualquier momento. Esto se efecta con otras n lneas de entrada, denominadas entradas de seleccin, cuya funcin es elegir una de las 2n entradas de datos para la conexin con la salida
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Multiplexores (Selectores)
Existen dos tipos bsicos de Multiplexores:
De varias entradas a una salida, llamados de selectores de 2n a 1, o simplemente MUX (del ingls multiplexer) de 2n a 1. De una entrada a varias salidas, llamados selectores de 1 a 2n o simplemente DEMUX (del ingls demultiplexer) de 2n a 1.
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Multiplexor 4x1
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Multiplexor 4 a 1
El multiplexor 4 a 1 tiene seis entradas y una salida. Una tabla de verdad que describa el circuito necesitar 64 renglones, esta es una tabla excesivamente larga y no es prctica. Una manera ms prctica de describir el funcionamiento es por medio de una tabla de funcin.
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Tabla de funcin de un mux 4 a 1

Seleccin Salida
S1 0 0 1
S0 0 1 0
Y I0 I1 I2
I3
Esta tabla demuestra la relacin entre las cuatro entradas De datos y la salida nica como funcin de las entradas de Seleccin S1 y S0.
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Mux 8x1
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Compuertas de tres estados
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Introduccin

Hasta el momento hemos visto que los niveles lgicos conocidos podrn ser 0 1. Tambin hemos definido que no es posible conectar dos salidas juntas, ya que en caso de que tengan niveles distintos, esto generara un conflicto. Cuando hay necesidad de unir dos salidas en una nica lnea, es necesario usar una de estas tecnologas:

Compuertas de tres estados Compuertas de colector abierto
La tecnologa ms usada es la primera y es la que presentaremos en esta seccin.

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Compuertas de tres estados (1)
Esta compuerta tiene una entrada habilitadora (EN), si esa entrada est activada la compuerta pasa la seal de la entrada sin ninguna modificacin, por el contrario si la entrada habilitadora est inactiva, la salida se comporta como un circuito abierto, se representa con una Z (de alta impedancia).
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Compuerta de tres estados (2)

EN 0 0 Smbolo y tabla 1 a 0 1 0 f z z 0
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Construccin de multiplexores con compuertas de 3 estados
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Arreglos de Compuertas, ROMS, PLAs y PALs
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Trminos
ROM: Memoria de solo lectura PLD: Dispositivo Lgico Programable PLA: Arreglo Lgico Programable PAL: Lgica de Arreglos Programable
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Diseo Lgico Hoy Da
La mayor parte de los diseos de nivel de sistema incorporan diversos dispositivos, como son las memorias RAM, ROM, controladores, procesadores, etc., que se interconectan mediante gran cantidad de dispositivos lgicos de propsito general, frecuentemente denominados lgica de unin ("glue logic"). En los ltimos aos, los dispositivos PLD (Programmable Logic Device) han comenzado a reemplazar muchos de los antiguos dispositivos de unin, SSI y MSI.
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Ventajas de los PLDs
El uso de dispositivos PLD proporciona una reduccin en el nmero de circuitos integrados. Por ejemplo, en los sistemas de memoria de las computadoras, los PLD pueden utilizarse para decodificar direcciones de memoria y generar seales de escritura en memoria. En muchas aplicaciones, los PLD y, en concreto, las matrices lgicas programables (PAL, Programmable Array Logic) y las matrices lgicas genricas (GAL, Generic Array Logic) pueden emplearse para reemplazar dispositivos lgicos SSI y MSI, consiguiendo con ello una reduccin de etapas y de los costos.
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El diseo con PLDs seala las siguientes ventajas en relacin a la lgica cableada:
Economa. Menos espacio en los impresos. Se mantiene la reserva del diseo. Se requiere tener menos inventarios que con circuitos estndar SSI, MSI. Menos alambrado.
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PROM
La PROM est formada por un conjunto fijo (no programable) de puertas AND conectadas como decodificador y una matriz programable OR. El arreglo de AND es un decodificador que consiste de 2n compuertas. El usuario slo especifica las conexiones a las compuertas OR, produciendo as una solucin en forma de minitrminos. La PROM se utiliza como una memoria direccionable y no como un dispositivo lgico
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Diseo interno de una PROM
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PLA
El PLA es un PLD formado por una matriz AND programable y una matriz OR programable. La PLA ha sido desarrollada para superar algunas de las limitaciones de las memorias PROM. El usuario especifica todas las conexiones. Esto produce cualquier suma de productos.
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Diseo interno de un PLA
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72
PAL
La PAL es un PLD que se ha desarrollado para superar ciertas desventajas de la PLA, tales como los largos retardos debidos a los fusibles adicionales que resultan de la utilizacin de dos matrices programables y la mayor complejidad del circuito. La PAL bsica est formada por una matriz AND programable y una matriz OR fija. Esta estructura permite implementar cualquier suma de productos lgica con un nmero de variables definido, sabiendo que cualquier funcin lgica puede expresarse como suma de productos.
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Estructura interna de un PAL
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Principio de funcionamiento
Una matriz programable es una red de conductores distribuidos en filas y columnas con un fusible en cada punto de interseccin. Las matrices pueden ser fijas o programables. La estructura bsica de un PLD est formada por un arreglo de compuertas AND y OR interconectadas a travs de fusibles.
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Matriz AND
La matriz AND est formada por una red de compuertas AND conectadas a travs conductores y fusibles en cada punto de interseccin. Cada punto de interseccin entre una fila y una columna se denomina celda.
Arreglo AND no programado
Arreglo AND programado
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PALs comerciales
En el mercado se manejan referencias como la PAL16L8, PAL20L8, PAL20V8 y PAL20X8. PAL16R4AM Algunos circuitos comerciales tienen compuertas de tres estados incluidas en la salidas, esto facilita la conexin a un bus.
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Diseo con PROM
Es necesario tener la lista de los minitrminos para cada funcin. Ejemplo:
W(A,B,C,D) = m(3,7,8,9,11,15) X(A,B,C,D) = m(3,4,5,7,10,14,15) Y(A,B,C,D) = m(1,5,7,11,15)
Circuitos comerciales tpicos tienen de 8 a 12 entradas y de 4 a 8 salidas.

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Diseo con PLAs
Para disear con PLAs, se necesita encontrar la suma de productos mnima para la expresin. La nica limitante es el nmero de compuertas que estn disponibles en el circuito integrado. Realizar el mismo ejemplo.
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Diseo con PALs
En este caso, cada salida viene de una compuerta OR que tiene un grupo de ANDs conectadas a sus entradas. Se trabaja con las funciones en forma de suma de productos mnima. Una limitante es que no se puede compartir trminos entre las funciones. Hacer mismo ejemplo
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Ejemplo del Retardo

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Un caso ms complejo de retardo

Consideraremos el caso del EJE3, el sumador completo

Las expresiones, de la tabla de verdad, resultantes son:

La simplificacin de Cout es:

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Las ecuaciones de S y Cout pueden manipularse de la siguiente forma:

S = c(ab + ab) + c(ab + ab) Cout = c (a + b) + ab

S = c(a b) + c(a b) = c (a b) Cout : c (a b) + ab

No del todo cierto pero funciona igual

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Diagrama del sumador completo (FA)

Implementacin del FA con NANDs

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Implementacin del FA con NANDs optimizado

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Comportamiento del retardo en un FA de un bit

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Sumadores y otros circuitos aritmticos

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Semisumador (Medio Sumador o Half Adder)

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Diagrama Lgico del Medio-Sumador Half-Adder

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Diagrama en bloque de un Sumador Completo (Full Adder)

Sumador completo de dos palabras de un bit

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Las expresiones mnimas de suma de producto para las salidas del FA

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Implementacin de un sumador en cascada

Para dos palabras de 4 bits.

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Sumadores de tipo Carry-Ripple Adder

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Sumadores basados en ecuaciones de suma de productos

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Sumadores de tipo Carry-look-ahead adder

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Existe disponibles comercialmente sumadores de 4 bits:

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Sumador de 12 bits con tres FA de 4 bits (74283) en cascada

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El uso de las compuertas x-or ayudan a comandar el modo de funcionamiento.

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A-B = A+B+1, para realizar el complemento se usan las compuertas x-or.

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Circuito Comparador de 4 bits