1

Microarhitectura PENTIUM

Arhitectura Pentium a fost introdus! de firma Intel pentru procesoarele IA-32.
Acest tip de arhitectur! se reg!se"te n procesoarele Pentium III ( arhitectura P6) "i n
procesoarele Pentium IV ( arhitectura P4).
Arhitectura Pentium este o arhitectur! superscalar! "i pipe-line.
Se utilizeaz! tehnici de prelucrare paralel! astfel nct, n medie, procesoarele
Pentium snt capabile s! execute complet 3 instruc#iuni ntr-o perioad! de tact.
Arhitectura Pentium utilizeaz! o structur! pipe-line cu 12 stagii.
Principalele caracteristici ale arhitecturii P6 snt urm!toarele:

1. Structura pipe-line a arhitecturii este divizat! n 4 sec#iuni : memoria cache
(primul "i al doilea nivel), nc!rcare/decodificare (fetch/decode), unitatea de
execu#ie (inclusiv execu#ia instruc#iunilor out of order adic! a
instruc#iunilor care nu urmeaz! ordinea de la nc!rcare ci se execut! nainte de
instruc#iuni nc!cate anterior, dar care a"teapt! eliberarea anumitor resurse
pentru a fi ncheiate) "i sec#iunea de asteptare (retirement) pentru
instruc#iunile completate care asteapta reasamblarea lor in fluxul normal de
instructiuni..
2. Exist! dou! nilele de memorie cache. Primul nivel ( 8ko de instruc#iuni "i 8 ko
de date) este imediat lng! structura pipe-line. Al doilea nivel (de dimensiune
256ko pn! la 1Mo) este conectat direct cu procesorul printr-un bus de 64 de
bi#i.
3. Partea central! a arhitecturii P6 este dat! de mecanismul performant de
execu#ie a intruc#iunilor ( inclusiv a intruc#iunilor out of order) numit "i
execu!ie dinamic". Execu#ia dinamic! ncorporeaz! trei concepte de procesare
a datelor:

- predic#ia salturilor
- analiza dinamic! a fluxurilor de date "i instruc#iuni
- execu#ia speculativ!

Predic#ia salturilor reprezint! o tehnic! modern! pentru ob#inerea unei
performan#e ridicate n structurile pipe-line. Aceast!tehnic! permite procesorului s!
decodifice instruc#iuni n afara buclelor de program pentru a #ine ocupat! tot timpul
structura pipe-line. Arhitectura P6 implementeaz! un algoritm optimizat de predic#ie a
direc#iei salturilor.
Analiza dinamic! a fluxului de date "i instruc#iuni se realizeaz! n timp real; se
determin! dependen#a dintre date "i registre "i se detecteaz! oportunit!#ile pentru execu#ia
instruc#iunilor out of order.
Unitatea de execu#ie poate monitoriza simultan mai multe instruc#iuni "i va
executa instruc#iunile n ordinea n care se optimizeaz! utilizarea multipl! a unit!#ilor de
execu#ie ale procesorului, evident cu men#inerea integrit!#ii datelor "i a corectitudinii
programului. n acest mod se men#in unit!#ile de execu#ie ocupate ct mai mult timp chiar
atunci cnd apar dependen#e ntre instruc#iuni "i situa#ii de cache miss (negasire a
informa#iei dorite n memoria cache).
2
Execu#ia speculativ! se refer! la abilitatea procesorului de a executa instruc#iuni
n afara unei bucle condi#ionale care nu a fost nc! rezolvat! "i n final de a produce
rezultatele n ordinea execu#iei originale a fluxului de instruc#iuni.
Pentru a face execu#ia speculativ! posibil!, arhitectura P6 decupleaz! fazele de
transmitere "i execu#ie n raport cu faza de producere a rezultatelor finale.
Unitatea de execu#ie va analiza fluxul de date "i instruc#iuni "i va executa toate
instruc#iunile preg!tite pentru aceasta ( cu toate resursele "i datele disponibile).
Rezultalele vor fi stocate n registre temporare urmnd ca ulterior s! fie asamblate
n mod corespunz!tor ordinii originale de execu#ie a fluxului de instruc#iuni.
Unitatea de a"teptare (retirement ) va con#ine toate instruc#iunile care datorit!
unor depeenden#e a datelor (operanzilor) sau a faptului c! unit!#ile de calcul necesare nu
snt disponibile (snt ocupate de alte instruc#iuni) nu pot fi executate sau completate.

Prin combinarea predic#iei salturilor, analizei dinamice a fluxului de date "i
instruc#iuni "i a execu#iei speculative, arhitectura P6 nl!tur! constrngerea unei
secven#!ri lineare a instruc#iunilor ntre fazele tradi#ionale de nc!rcare (fetch) "i execu#ie.
Procesorul poate continua s! decodifice "i s! execute instruc#iuni chiar dac! exist! mai
multe nivele de salturi n program. Implementarea predic#iei salturilor "i a
decodificatoarelor de instruc#iuni performante men#in structura pipe-line plin!. Pe de alt!
parte execu#ia speculativ! permite utilizarea, n paralel, a tutiror unit!#ilor de calcul ale


procesorului. n final rezultatele temporare vor fi asamblate n a"a fel nct s! se
men#in! integritatea datelor "i coeren#a programului.

Arhitectura P6 de baz! este prezentat! n figura 2.1.
n figura 2.2 este prezentat! arhitectura P6 cu adaugarea nivelului 2 al memoriei
cache.


















3





Figura 2.1 Microarhitectura P6


4




























Figura 2.2 Microarhitectura P6 cu 2 nivele de memorie cache