Capitolul III Circuite numerice

3.1 Funcii logice i tipuri de pori logice

Circuitele digitale reprezint informaia folosind dou nivele de tensiune. n scopul notrii celor
dou nivele se utilizeaz variabile binare, denumite prin convenie 1 i 0. Acestor variabile binare li se
asociaz nelesul de adevrat i fals, fiind denumite i variabile logice. Funciile avnd ca argumente
variabile binare sunt denumite funcii logice sau funcii booleane. n tabelul 3.1 sunt prezentate funciile
logice elementare i valorile logice pe care le iau n funcie de variabilele binare de intrare.

DRAFT MANUSCRIPT

Tabelul 3.1 Tabelul de adevr pentru diverse funcii logice elementare

A

NOT(A)

NOT(B)

0
0
1
1

0
1
0
1

1
1
0
0

1
0
1
0

AND
0
0
0
1

NAND
1
1
1
0

OR

NOR

0
1
1
1

EXOR

1
0
0
0

0
1
1
0

EQUAL

A->B

B->A

NOT(A->B)

NOT(B->A)

1
0
0
1

1
1
0
1

1
0
1
1

0
0
1
0

0
1
0
0

Observaie: Cu funciile logice AND, NOT i OR se poate exprima orice alt funcie logic. De exemplu se
poate verifica uor din tabelul 3.1 c:
NAND(A,B)= NOT(AND(A,B)) i c EXOR(A,B)= OR(AND(NOT(A),B), AND(A,NOT(B)))

Porile logice implementeaz funciile logice prelucrnd variabilele binare de intrare i furniznd la ieire
rezultatul. n figura 3.1 sunt prezentate simbolurile grafice associate unor pori logice elementare i
diagramele de timp ale ieirilor corespunztor combinaiilor logice ale variabilelor de intrare.

Fig. 3.1 Reprezentrile grafice ale porilor logice i diagram de timp a semnalelor de ieire

Pentru funciile logice AND, OR i NOT se mai utilizeaz i simbolurile x, + i respectiv .

Identitile de baz ale algebrei booleane sunt prezentate n tabelul 3.2. Prin schimbarea ntr-o expresie
logic a funciei AND cu OR i a valorilor 0 cu 1 se obine o expresie dual. Principiul dualitaii
stabilete c dac F1 i F2 sunt dou expresii Booleane atunci: F1=F2 este echivalent cu
dual(F1)=dual(F2), unde dual(F) este funcia dual a lui F.
De exmplu:
A+AxB=A => Ax (A+B)=A
A+AxB=A+B => Ax (A+B)=AxB
Teorema consensului: XxY+YxZ+XxZ=XxY+XxZ

Demonstraie: XxY+YxZ+XxZ=XxY+(X+X) xYxZ+XxZ= XxY+XxYxZ+XxYxZ+XxZ= XxYx (1+Z)+XxZx (Y+1)=

XxY+XxZ
Dual: (X+Y) x(Y+Z) x(X+Z)=(X+Y) x(X+Z)

DRAFT MANUSCRIPT

Tabelul 3.2 Identitile de baz ale algebrei Booleane

1.
2.
3.
4.
5.
6.
7.
8.
9.

X+0=X
X+1=1
X+X=X
X+X=1
(X)=X
X+Y=Y+X
X+(Y+Z)=(X+Y)+Z
X(Y+Z)=XxY+XxZ
(X+Y)=XxY

Xx1=X
Xx0=0
XxX=X
XxX=0
XxY=YxX
Xx(YxZ)=(XxY)xZ
X+(YxZ)=(X+Y)x(X+Z)
(Xx Y)=X+Y

comutativitate
asociativitate
distributivitate
DeMorgan

3.2 Tehnologii de implementare a porilor logice

3.2.1 Logica cu diode (DL)

n logica cu diode pot fi implementate doar porile logice OR i AND. Configuraia circuitelor este
prezentat n figura 3.2.

Fig. 3.2 Poarta logic OR i respective AND n logica DL

Aceast logic este utilizat pe scar larg, dar nu n tehnologia circuitelor integrate. n plus,
valoarea semnalelor logice se degradeaz n funcie de numrul porilor prin care trece semnalul. Pentru
a se compensa acest lucru, circuitul se modific pentru a permite ridicarea nivelului tensiunii, figura 3.3.

Fig. 3.3 Compensare nivelului tensiunii la poarta AND n logica cu diode

Cnd la intrarea uneia dintre diodele D1 sau D2, VA= 0V sau VB= 0V atunci Vx=0,7V i dioda
D3 este blocat, fcnd ca VOUT= 0V. Cnd la intrarea ambelor diode D1, D2 intrrile sunt VA=VB=5V,
atunci ieirea VOUT este:
VOUT = R 2

(VCC 0,7)
( R1 + R 2)

(3.1)

3.2.2 Logica diod transistor (DTL)

n aceast logic este utilizat i tranzistorul n regimurile de funcionare blocat/saturat, pentru a
permite implemetarea funciei NOT. Prima variant de implementare este prezentat n figura 3.4. Dac
uneia din diodele de intrare i se aplic o tensiune de 5V, tranzistorul se satureaz i la ieire VOUT este
aproximativ 0V. Dac ambele intrri sunt la 0V, tranzistorul este blocat i la ieire VOUT=VCC.

DRAFT MANUSCRIPT

Fig. 3.4 Poart logic NOR n tehnologia DTL

a)
b)
Fig. 3.5 Variante NAND mbuntite ale porii DTL

n varianta mbuntit se introduc diodele D3 i D4, care asigur blocarea tranzistorului Q1

cnd la una din intrrile circuitului se aplic 0V. n plus rezistena R3 reprezint o cale de descrcare a
sarcinii acumulat n baza tranzistorului ceea ce micoreaz timpul de comutaie din starea saturat blocat
(TPLH). n variant 3.5 b, corespunztoare seriei DTL 930, diode D3 se nlocuiete cu tranzistorul Q1, ceea
ce mrete curentul de comand n baza tranzistorului Q2 i implicit curentul su de collector. Avantajul
acestui lucru se refer la numrul de circuite pe care poarta le poate comanda (Fan out-ul circuitului).
3.2.3 Logica tranzistor-tranzistor (TTL)

Realizarea porilor DTL n manier integrat conduce la ocuparea unei suprafee mari a chip-ului
cu circuitul de intrare cu diode, figura 3.6a. Ca o alternativ s-a utilizat un tranzistor multi-emitor, figura
3.6b, ceea ce conduce la o utilizare mult mai eficient a ariei chip-ului.

a)

c)

b)

Fig. 3.6 Diodele de intrare ale porii DTL a) i tranzistorul multi-emitor echivalent b). poarta logic TTL de baz c).

n figura 3.6c este prezentat configuraia de baz a unei pori TTL de tip NAND cu trei intrri.
Pentru cazul n care la oricare din intrrile VA, VB, VC se aplic 0V, tranzistorul Q1 este saturat, iar
tranzistorul Q2 blocat. n cazul n care VA=VB=VC=5V, tranzistorul Q2 este saturat i la iesire se obine
VOUT aproximativ 0V.
n figura 3.7 se prezint diferite mbuntiri ale porii TTL. Varianta din figura 3.7a, nlocuiete
dioda cu tranzistorul Q2, ceea ce mrete viteza de lucru a porii prin descrcarea mai rapid a sarcinii
stocate n tranzistorul multi emitor. Varianta din figura 3.7b include un circuit activ de ridicare a nivelului
tensiunii de ieire, tranzistorul Q3. Prin utilizarea acestui tranzistor, cnd ieirea este zero, tranzistorul Q3
este blocat, minimizndu-se energia disipat de circuit i mrindu-se capacitatea de comand pe ieire.
Varianta din figura 3.7c este denumit totem-pole, asigurnd un grad nalt de sigurant n funcionare.
Astfel, cnd ieirea trece din 0 n 1 logic, tranzistorul Q2 comut n starea blocat naintea tranzistorului
Q4. Q3 ncepe s conduc cnd: VC2=VCE4+VD+VBE3. Rezistena R3 limiteaz valoarea curentului prin Q3.

DRAFT MANUSCRIPT

a)

c)

b)
Fig. 3.7 Variante ale porii TTL

n figura 3.8a este prezentat structura clasic a porii TTL NAND din seria 74, iar n figura 38b
structura clasic a porii TTL Low Schottky, seria 74LS.

b)

a)

Fig. 3.8 Porile TTL NAND din seria 74 a) i 74LS b)

Fig. 3.9 Poarta TTL cu trei-stri

O opiune de realizare a porilor TTL ia n considerare nlturarea tranzistorului Q3 din etajul

totem-pole. Varianta este justificat de faptul c etajul totem-pole nu permite legarea mpreun a mai
multor circuite TTL, aceast manevr conducnd la distrugerea porii. n cazul porii cu colectorul n gol,
figura 3. , pentru funcionarea circuitului se monteaz n exterior o rezistent la VCC.

Fig. 3.10 Poarta neinversoare cu colectorul n gol

DRAFT MANUSCRIPT

Familia TTL cuprinde pe lng seria standard, seria TTL rapid, seria TTL de putere redus,
seria TTL Schottky. Setia TTL rapid are timpi de propagare mai mici, putere consumata mai mare, tPLH =
5,9ns, tPHL = 6,2ns, tP = 6ns i puterea consumat PC = 22mW. Creterea vitezei s-a fcut pe baza
scderii valorii rezistenelor, ceea ce a determinat ncrcare i descrcare mai rapid a capacitilor
interne i timpi de propagare mai mici. n acelai timp, micorndu-se rezistenele curenii sunt mai mari
i putere consumat crete. Seria TTL de putere redus, PC = 1mW, a rezultat prin mrirea valorilor
rezistenelor ceea ce a dus la micorarea valorilor curenilor de ncrcare-descrcare. Timpii de
propagare au crescut: tPLH = 35ns, tPHL = 31ns, tP =33ns. Seria TTL Schottky a fost introdus pentru
mrirea vitezei de comutare. Tranzistoarele Schottky se realizeaz din tranzistoarele obinuite, la care se
adaug n paralel cu jonciunea baz-colector o diod Schottky. Dioda Schottky prezint timpul de
stocare cel mai mic i n plus, aceasta va prelua din circuitul bazei o parte din current. n acest fel condiia
de saturaie a tranzistorului (IBmin > IC) nu poate fi satisfcut i se evit intrarea n saturaie a
tranzistorului. Timpul de comutare al acestei serii este de aproximativ 3ns.
3.2.4 Logica CMOS

Logica CMOS este o tehnologie mai nou, bazat pe utilizarea tranzistoarelor MOS
complementare la care consumul este foarte mic. Deasemenea, tensiunea de alimentare a acestor
circuite poate varia ntr-o gam larg (3- 15V). Porile CMOS se bazeaz pe circuitul inversor, prezentat
n figura 3.11, compus din dou tranzistoare MOSFET unul cu canal N la care sursa este pus la mas i
unul cu canal P, la care sursa este pus la tensiunea de alimentare.

Fig. 3.11 Poarta inversoare n tehnologie CMOS

Funcionarea circuitului este urmtoarea: cnd intrarea A este la 0 logic, tranzistorul M1,
MOSFET cu canal N este nepolarizat i ca urmare canalul este blocat. Tranzistorul MOSFET cu canal P,
M2 este polarizat, canalul avnd o rezisten de 200 i conectnd tensiunea de alimentare la ieirea
circuitului. Cnd intrarea este la 5V, tranzistorul M1 este polarizat direct i M2 este blocat, fcnd ca
ieirea circuitului s fie la mas. Acest concept poate fi extins pentru a se realiza i alte tipuri de pori
precum cele NOR sau NAND, figura 3.12.

a)
b)
Fig. 3.12 Circuitele NOR i NAND n tehnologie CMOS

3.2.5 Logica ECL (Emitor coupled transistor Tranzistori cuplai n emitor)

Tehnologia ECL se bazeaz pe utilizarea unui amplificator diferenial cu intrri multiple i pe
repetoare pe emitor pentru ajustarea nivelelor logice. Ca rezultat nici unul dintre tranzistoare nu intr n
regimul de saturaie sau blocare. Tranzistoarele rmn n regimul active pe tot timpul funcionrii
circuitului, ceea ce i confer tehnologiei o vitez foarte nalt de lucru. Schema din figura 3.13 reprezint
un circuit particular de tip OR/NOR din seria MOTOROLA 1000/ 10000 a dispozitivelor MECL.

DRAFT MANUSCRIPT

Fig. 3.13 Poart logic n tehnologia ECL

Tensiunile standard ale circuitului sunt VEE=-5,2V i masa VCC. Intrrile nefolosite sunt puse la
VEE. Circuitul de polarizare format din tranzistorul Q8 mpreun cu rezistenele i diodele, pot comanda
orice numr de pori ntr-un singur circuit integrat. Circuitele integrate tipice includ pori cu dou intrri, trei
ntrri sau patru intrri. Diferena dintre pori const doar n numrul tranzistoarelor de intrare, un singur
circuit de polarizare deservind toate porile. Variaia tensiunii de ieire este de numai 0,85V, de la
valoarea corespunztoare lui 0 logic de -1,6v la valoarea corespunztoare lui 1 logic de -0,75V. Circuitul
intern de polarizare asigur o tensiune fix de -1,175V, pentru polarizarea amplificatorului diferenial.
Dac toate intrrile sunt la -1,6V (sau legate la VEE), tranzistoarele de intrare vor fi blocate i numai
tranzistorul din amplificatorul diferential intern va conduce. Aceasta reduce tensiunea de baz a
tranzistorului de ieire OR, sczund ieirea la -1,6V. n acelai timp, nici un transistor de intrare nu
afecteaz tensiunea de baz a tranzistorului ieirii NOR, aa nct ieirea sa este n -0,75V. Aceasta este
tensiunea emitor-baz VBE a tranzistorului nsi. Cnd una dintre intrri cree la valoarea de -0,75V,
acel transistor injecteaz current de emitor, ceea ce face ca ieirea s basculeze. Schimbrile de
tensiune din interiorul circuitului sunt mici i sunt dictate de tensiunile baz-emitor VBE ale tranzistoarelor
implicate, atunci cnd sunt n starea on. De o importan mare este curentul care circul prin
tranzistoare fa de precizia tensiunilor implicate. Din acest mottiv, tehnologia mai este denumit Current
Mode Logic (CML). Dezavantajul circuitului este legat tocmai de valoarea mare a curenilor absorbii de la
surs ceea ce conduce la o putere disipat semnificativ ce determin cantiti semnificative de cldur
disipate.
3.3 Parametrii circuitelor logice integrate

Caracteristica static de transfer este definit ca variaia tensiunii de ieire funcie de

tensiunea de intrare n curent continuu, figura 3. . Nu se poate defini o valoare de tensiune unic pentru
nivelul logic 1, respectiv 0 . Fiecrei variabile de intrare sau de ieire i vor fi asociate dou intervale
(domenii, benzi) de tensiune: permise, i respectiv garantate.

Figura 3.14 Caracteristica de transfer a unei pori logice

Semnificaia variabilelor este: VIL Min - nivelul de tensiune minim pentru 0 logic la intrare; VIL Max nivelul de tensiune maxim pentru 0 logic la intrare; VIH Min - nivelul de tensiune minim pentru 1 logic la

intrare; VIH Max - nivelul de tensiune maxim pentru 1 logic la intrare; VOL Min - nivelul de tensiune minim
pentru 0 logic la ieire; VOL Max - nivelul de tensiune maxim pentru 0 logic la ieire; VOHmin - nivelul de
tensiune minim pentru 1 logic la ieire ; VOH Max - nivelul de tensiune maxim pentru 1 logic la ieire.
Deasemenea, I i O au semnificaia: I - (input) intrare, O (output), ieire i respectiv L i H, L (low),
nivel logic 0, H - (high), nivel logic 1. Pentru un anumit circuit valorile particulare se gsesc n catalog.
De exemplu pentru seria 54/ 74 acestea sunt date n tabelul 3.3.

DRAFT MANUSCRIPT

Tabelul 3.3 Caracteristicele de curent continuu ale seriei TTL 54/ 74

Marginile de imunitate la perturbaiile statice (Marginea de zgomot) este valoarea maxim a

tensiunii perturbatoare, care nsumat cu semnalul util aplicat la intrare, n cazul cel mai defavorabil, nu
influeneaz negativ nivelul de tensiune de la ieire (comportarea circuitului). Marginea tipic (garantat)
de imunitate la perturbaii pentru o stare logic este diferena dintre nivelul de tensiune tipic (garantat) la
ieirea circuitului de comand i nivelul cel mai defavorabil al tensiunii pe care circuitul comandat l mai
accept la intrare, pentru meninerea la ieire a strii dorite.

Fig. 3.15
Pentru starea logic 0: ML=VILmax-VOLmax, iar pentru starea logic 1: MH=VOHmin-VIHmin

Tabelul 3.4 Nivelele logice minime ale familiei TTL

Familia TTL

Seria militar (-55 +125C)

Seria comercial (0 70C)

VIL

VIH

VOL

VOH

VIL

VIH

VOL

VOH

Unitatea
de
masur

TTL

Standard TTL 9000,

54/74

0,8

2.0

0,4

2,4

0,8

2.0

0,4

2,4

HTTL

TTL de vitez 54/74H

0,8

2.0

0,4

2,4

0,8

2.0

0,4

2,4

0,7

2,0

0,4

2,5

0,8

2,0

0,5

2,7

0,8

2,0

0,5

2,5

0,8

2,0

0,5

2,7

0,7

2,0

0,4

2,5

0,8

2,0

0,5

2,5

LPTTL
STTL
LSTTL

TTL de putere mic

93L00
Schottky TTL 54/74S,
93S00
TTL Schottky de putere
mic 54/ 75LS

DRAFT MANUSCRIPT

Capacitatea de ncrcare a circuitelor logice. Definirea factorului de ncrcare la intrare (FI

fan-in) i a factorului de ncrcare la ieire (FO fan-out), se face plecnd de la valorile curenilor
corespunztori tensiunilor limit admise la intrare, respectiv tensiunilor limit garantate la ieire, pentru
cazul cel mai defavorabil: IIL, IIH, IOL i IOH. n cadrul oricrei familii de circuite integrate se definete
elementul fundamental (poarta fundamental) a familiei, iar valorile caracteristice capacitilor de
ncrcare ale celorlalte circuite se exprim ca multipli ai caracteristicilor elementului de baz. Pentru
cureni se consider urmtoarea convenie: curenii care intr n circuit sunt considerai pozitivi i cei care
ies negativi. Astfel, pentru circuitele din familia TTL, IIL=-1,6mA, IIH=40A, IOL=16mA i IOH=-400 A.
Parametrii de ncrcare a intrrii i ieirii sunt normalizai la urmtoarele valori:
1 sarcin TTL de ncrcare = 40 A n starea logic 1 i
1 sarcin TTL de ncrcare = -1,6 mA n starea logic 0.

a)

b)

Fig. 3.16 Factorul de ncrcare la o poart TTL standard

La interconectarea circuitelor logice dintr-o familie trebuiesc

corespunztoare cazurilor de funcionare cele mai defavorabile:
i =1

I OL

respectate

urmtoarele

relaii

i =1

I IL , I OH

IH

(3.2)

Fan-in (FI) este un termen ce definete numrul maxim de intrri digitale pe care o singur poart le
poate accepta i se calculeaz ca numrul N (N>1) de intrri standard cu care este echivalent intrarea
respectiv: FI=N. De exemplu pentru poarta 7400, care are IIL=1,6mA i IIH=40A este specificat ca
avnd un factor de ncrcare la intrare de 1U.L. (denumit i un fan-in de 1 sarcin).
Poarta 74LS95 are IIL=0,8 mA i IIH=40A are un fan in:

FI L =

0,8mA
40A
= 0,5U .L. i FI H =
= 1U .L.
1.6mA
40A

(3.3)

Poarta 74LS400, care are IIL=0,4mA i IIH=20A are un fan in:

FI L =

0,4mA
20A
= 0,25U .L. i FI H =
= 0,5U .L.
1.6mA
40A

(3.4)

Fan-out (FO) este o noiune ce definete numrul maxim de intrri digitale pe care le poate comanda o
singur poart. Se calculeaz cu urmtoarele relaii:

I OL
FOL =
I IL

I OH
, FOH =
I IH

, FO = min( FOL , FOH )

(3.5)

Aplicnd aceste relaii pentru poarta standard TTL 7400, pentru care IOL=16mA i IOH=-400 A, se obine:

FOL =

I OL
I IL

16mA
800A
= 10U .L. , FOH =
= 20U .L. , FO = min( FOL , FOH ) = 10U .L.
1.6mA
40A

(3.6)

ntr-un alt exemplu, pentru cazul circuitului 74LS00 care are IOL=8 mA i IOH=-400A fan out-ul este:

FOL =

8mA
400 A
= 5U .L. i FOH =
= 10U .L. , deci FO = 5U .L.
1.6mA
40 A

(3.7)

DRAFT MANUSCRIPT

n unele circuite numerice este necesar ca o poart TTL s comande mai mult de 10 pori, depind FO
circuitului. n aceste situaii se utilizeaz un buffer care are un FO de 25 sau 30. O poart NOT poate
servi pentru aceast funcie. n tabelul 3.5 Se dau ncrcrile standard pentru seriile din familia TTL.
Tabelul 3.5 Capacitatea de ncrcare pentru circuite din familia TTL
FAN IN

Familia

FAN OUT

74LS00

HIGH
0,5 U.L.

LOW
0,25 U.L.

HIGH
10 U.L.

LOW
5 U.L.

7400

1 U.L.

1 U.L.

20 U.L.

10 U.L.

9000

1 U.L.

1 U.L.

20 U.L.

10 U.L.

74H00

1,25 U.L.

1,25 U.L.

25 U.L.

12,5 U.L.

74S00

1,25 U.L.

1,25 U.L.

25 U.L.

12,5 U.L.

74FAST

0,5 U.L.

0,375 U.L.

25 U.L.

12,5 U.L.

Timpul de propagare. Timpii de cretere (tR) i cdere (tF) se definesc ntre 0,1 i 0,9 din
amplitudinea semnalului, figura .

Fig. 3.17 Timpii de propagare

Timpii de ntrziere (propagare) (tPHL si tPLH) se definesc intre 0,5 din amplitudinea semnalului de intrare i
0,5 din amplitudinea semnalului de ieire. Timpul de propagare mediu, tP se definete cu ajutorul
formulei:
t P=(t PHL +t PLH )/ 2

(3.8)

Timpii de ntrziere se pot defini i cu ajutorul frecvenei maxime de tact care reprezint valoarea maxim
a frecvenei semnalului de intrare, conform unei secvene specificate.
Consumul de putere este caracterizat prin urmtorii parametri de catalog:
tensiunea de alimentare (VCC);
curenii absorbii de circuit, cnd ieirea este n starea 1 logic (ICCH), respectiv 0 logic (ICCL);
curentul de ieire n scurtcircuit (IOS);

 puterea medie consumat (Pm);

Puterea consumat n curent continuu:

PCC =

P H + P L I CCH + I CCL
=
V CC
2
2

(3.9)

Puterea consumat in regim de comutaie crete datorit curentului necesar ncrcrii i

descrcrii capacitilor parazite de la ieirea circuitului Cp. Puterea consumat suplimentar n regim de
comutare se poate calcula cu relaia:

DRAFT MANUSCRIPT

2
PC = fC PVCC

(3.10)

unde f este frecvena de comutare a circuitului logic. Puterea total consumat este:
Pm = PCC + PC =

I CCH + I CCL
2
VCC + fC pVCC
2

(3.11)

3.4 Conectarea porilor cu colectorul n gol

Rezistena comun (R) nu este inclus n structura integrat, ea fiind calculat de proiectantul
schemei n funcie de numrul porilor conectate mpreun i de numrul porilor TTL care trebuie
comandate de ctre aceast ieire comun. O valoare mare a R reduce consumul de putere dar mrete
impedana de ieire mrind ntrzierea n propagarea semnalelor i sensibilitatea la zgomot. Este
necesar un compromis ntre timpul de comutare i consumul de putere.
Funcie de nivelul logic de la ieirea comun, de curentul debitat de porile conectate n paralel i de
curenii absorbii de porile comandate, valoarea minima i maxim a rezistenei se calculeaz cu
formulele (3.12)
R Min =

V cc Max - V OL
I OL N 2 ( LOW ) 1,6mA

R Max =

V cc Min - V OH
N 1 I OH + N 2 ( HIGH ) 40 A

(3.12)

unde: R1 - rezistena montat la VCC, N1 numrul de ieiri legate, N2 numrul de uniti de sarcin
(U.L.) de intrare comandate, IOH curentul de ieire n starea HIGH, IOL curentul de ieire n starea LOW a
elementului de comand, VOL tensiunea de ieire n starea LOW (0,5V), VOH tensiunea de ieire n
starea HIGH (2,4V), VCC tensiunea de alimentare.
Ca exemplu se propune dimensionarea rezistenei legate la VCC=5V, pentru patru pori NAND cu
colector n gol (74LS03) ce comand alte patru pori LS. Din catalog se obin urmatoarele date: VCCMin=
4,75V, VCCMax=5,25V, IIL=-0,4mA, IIH=20A.
Se calculeaz FIH i FIL apoi N2(LOW) i N2(HIGH) i apoi se nlocuiesc n formula (3.12).

20A
0,4mA
FI L =
= 0,5U .L.
= 0,25U .L.
40A
1,6mA
N 2 ( HIGH ) = N1 FI H = 4 0,5U .L. = 2U .L. N 2 ( LOW ) = N 1 FI L = 4 0,25U .L. = 1U .L.
FI H =

R Min =

5,25V - 0,5V
4,75V
=
= 742
8mA 1U .L. 1,6mA 6,4mA

R Max =

4,75V - 2,4V
2,35V
=
= 4,9k
4 100A + 2U .L. 40A 0,48mA

Se poate adopta pentru R1 orice valoare cuprins ntre 742 i 4,9k.

10

3.5 Pori logice integrate n tehnologia TTL

DRAFT MANUSCRIPT

a)

Buffere

74125 (74LS125)
4 buffere
cu 3 stri

b)

74126 (74LS126)
4 buffere
cu 3 stri

Pori inversoare

7404 (74LS04)
6 pori NOT
cu 2 intrri

74 (74LS) 6 pori NOT

cu 2 intrri i Trigger
Schmitt

74240 (74LS240) Buffer octal inversor

cu Trigger Schmitt i trei stri

74242 (74LS242)
4 transmitoare
receptoare de bus

c)

Pori AND

7408 (74LS08)
4 pori AND
cu 2 intrri

d)

7411 (74LS11)
3 pori AND
cu 3 intrri

Pori OR

7432 (74LS32)
4 pori OR
cu 2 intrri

11

7421 (74LS21)
2 pori AND
cu 4 intrri

DRAFT MANUSCRIPT

e)

Pori NAND

7400 (74LS00)
4 pori NAND
cu 2 intrri

7410 (74LS10)
3 pori NAND
cu 3 intrri

7420 (74LS20)
2 pori NAND
cu 4 intrri

7430 (74LS30)
1 poart NAND
cu 8 intrri

MC74F38 4 pori NAND

cu 4 intrri i ieire cu
collector n gol

7440 (74LS40)
2 pori NAND
cu 4 intrri

7413 (74LS13)
2 pori NAND cu Trigger
Schmitt cu 4 intrri

7437 (74LS37)
4 pori NAND
cu 2 intrri

7440 (74LS40) 4 pori NAND

cu 2 intrri cu Trigger Schmitt

74133 (74LS133) 1 poart

NAND cu 13 intrri

f)

Pori NOR

7402 (74LS02)
4 pori NOR
cu 2 intrri

7427 (74LS27)
3 pori NOR
cu 3 intrri

7460 (74LS60)
2 pori NOR
cu 5 intrri

12

7428 (74LS28)
4 pori NOR
cu 2 intrri

g)

Circuit AND NOR

DRAFT MANUSCRIPT

7454 (74LS51)
2 circuite AND NOR
cu 3 intrri

h)

7454 (74LS54)
2 circuite AND NOR
cu 3-2-2-3 intrri

Pori XOR

7486 (74LS86)
4 pori XORcu 2 intrri

13

7455 (74LS55)
1 circuit AND NOR
cu 4 intrri