Lucrarea nr.

1: Studiul parametrilor i caracteristicilor porilor logice

Lucrarea nr. 1: Studiul parametrilor i caracteristicilor porilor logice

1. Scopul lucrrii
n aceast lucrare sunt prezentate o serie de aspecte ce apar n funcionarea circuitelor logice realizate practic. Aceste
aspecte nu pot fi puse n eviden prin analiza pur logic deoarece ele sunt induse de performanele electrice limitate ce
caracterizeaz circuite electronice aflate n spatele fiecrui simbol logic.
Cunoaterea caracteristicilor i a parametrilor electrici ai porilor logice este strict necesar pentru implementarea cu
succes n practic a circuitelor logice. Sunt prezentate: nivelurile de tensiune asociate strilor logice; marginea de zgomot;
modalitile de realizare a etajelor de ieire; timpul de propagare; factorul de ncrcare; caracteristica de transfer n tensiune.

2. Considerente teoretice
Circuitele electronice care modeleaz operatorii logici sunt tratate ca entiti distincte, sunt numite pori logice i
sunt realizate cu circuite care lucreaz, att la ntrare ct i la ieire, cu dou nivele de tensiune distincte. In general, se
consider c porile logice sunt cele mai simple circuite digitale.
Prin parametrii unui circuit logic se neleg valorile de catalog ale mrimilor care i caracterizeaz funcionarea sa, n
condiii de test, sau la interconectarea cu alte circuite din aceiai familie. Parametrii trebuie astfel alei nct s caracterizeze ct
mai bine regimul de curent continuu, regimul tranzitoriu i comportamentul la zgomot al circuitului digital. Frecvent aceti
parametrii sunt dai n cataloage ca valori tipice (normale) sau ca valori pentru cazul cel mai defavorabil.
n decursul timpului, pe msura dezvoltrii tehnologiei, i n funcie de necesitile de vitez i consum au fost
elaborate mai multe familii de circuite integrate digitale. Circuitele logice dintr-o familie prezint caracteristici electrice similare i
sunt proiectate astfel nct s poat fi interconectate ntre ele n mod direct. n proiectarea unor familii logice s-a pus accent fie
pe cretere vitezei de operare, fie pe reducerea consumului, sau s-a ncercat obinerea unui compromis ntre viteza de operare
i consum.
n prezent, cele mai utilizate familii logice sunt realizate pe suport de siliciu i folosesc tehnologii bipolare sau
unipolare. O clasificare a acestora este prezentat n tabelul 1.
Tabelul1
Tehnologie

Bipolar - logic saturat

Bipolar - logic nesaturat

Unipolar de tip CMOS
(Complementary MOS)
Unipolar de tip CMOS
cu intrri compatibile TTL

Denumire familie

Seria

TTL (transistor transistor logic) standard

Schottky TTL
Advanced Schottky TTL
Low-power Schottky TTL
Fast TTL
Advanced Low-power Schottky TTL
ECL 10K (Emitter Coupled Logic)
ECL 100K (Emitter Coupled Logic)
CMOS normale
High speed CMOS
Advanced CMOS
Advanced High speed CMOS
High speed CMOS with TTL compatibility
Advanced CMOS with TTL compatibility
Advanced High speed CMOS with TTL compatibility

74***
74S***
74AS***
74LS***
74F***
74ALS***

CD4000
74HC***
74AC***
74 AHC***
74HCT***
74ACT***
74AHCT***

2.1. Nivelurile de tensiune asociate strilor logice

La prima vedere, modelarea celor dou cifre binare n circuitele electronice s-ar putea face asociind prin convenie un
nivel de tensiune pentru unu logic i un altul pentru zero logic. Acest mod de lucru nu poate fi adoptat n practic deoarece
nivelurile de tensiune sunt afectate de o serie de factori perturbatori precum: dispersia tehnologic, mbtrnirea
componentelor, variaiile tensiunii de alimentare etc. Din aceste motive, pentru fiecare stare logic se aloc cte o band de
tensiuni permise. Pentru a putea face distincie ntre cele doua stri logice, benzile de tensiune asociate sunt separate de o
band interzis (vezi fig. 1).
Semnificaia mrimilor ce intervin n figura 1 este urmtoarea:
VOLmax reprezint valoarea maxim pentru tensiunea de ieire corespunztoare unei ieiri logice aflat n starea
low;
VOHmin reprezint valoarea minim pentru tensiunea de ieire corespunztoare unei ieiri logice aflat n starea
high;
VIH min reprezint valoarea minim necesar a tensiunii de intrare pentru a fi interpretat drept unu logic
(stare high);

Lucrarea nr. 1: Studiul parametrilor i caracteristicilor porilor logice

-

VOL max reprezint valoarea maxim a tensiunii de intrare care este interpretat drept zero logic (starea low).

Fig.1. Nivelurile de tensiune asociate strilor logice

Precizm c valorile concrete ale tensiunilor VOLmax , VOHmin , VILmax VIHmin , difer de la o familie logic la alta, ele
se regsesc n foile de catalog ca parametrii limit garantai de fabricant. n tabelul 2, sunt prezentate valorile de tensiune
asociate strilor logice pentru cteva familii logice.

Tabelul 2

Familie
Parametru
VOLmax [V]
VOHmin [V]
VILmax [V]
VIHmin [V]

TTL
standard
(74**)
0,4

74LS**
74AS**
74ALS**
0,4

CMOS
(74HC**,
74AHC**)
0,1

CMOS compatibil TTL

(74HCT** ,
74AHCT**)
0,4

2,4

2,7

4,9

2,4

1% din Vdd

0,8

0,8

1,5

30% din Vdd

3,5

0,8

70% din Vdd

CMOS
(CD***)
99% din Vdd

2.2. Marginea de zgomot

Pe traseul de legtur dintre ieirea unui circuit i intrarea altuia se transmite un semnal util peste care se poate
suprapune un semnal de zgomot. Se pune n mod firesc ntrebarea: ct de mare poate fi acest zgomot pentru a nu perturba
funcionarea sistemului?
Parametrul ce definete imunitatea la zgomot este denumit margine de zgomot (noise margin), se noteaz cu NMH
pentru starea logic high, respectiv cu NML pentru starea logic low.
Marginea de zgomot reprezint unul dintre cei mai importani parametrii ai circuitelor digitale deoarece ofer o
msur a imunitii acestora la perturbaii.
Marginea de zgomot static este dat de amplitudinea maxim a semnalului de zgomot lent variabil care se poate
suprapune peste semnalul util fr ca acesta s perturbe funcionarea normal a circuitului.
Analiznd figura 1, se observ c ntre tensiunile garantate la ieire i cele admisibile la intrare, apar diferene. Rolul
acestor diferene este de a prentmpina efectul negativ pe care-l au zgomotele asupra semnalului util. Aceste diferene nu sunt
altceva dect valorile minimale, garantate de fabricant, ale marginilor statice de zgomot. Ele se determin cu ajutorul relaiilor:
NMH = VOH min - VIH min
NML = VOL max - VIL max
Facem precizarea c marginile de zgomot difer de la o familie logic la alta. n plus, ele pot s nu fie egale pentru
cele dou stri logice.
2.3. Timpul de propagare
Acest parametru reprezint ntrzierea n timp dintre momentul aplicrii unui semnal logic la intrarea unui circuit i
momentul apariiei rspunsului la ieirea acestuia.

Lucrarea nr. 1: Studiul parametrilor i caracteristicilor porilor logice

Timpul de propagare este un aspect nedorit n funcionarea circuitelor logice. Este necesar ca valoarea timpului de
propagare s fie ct mai mic pentru a nu limita foarte mult viteza maxim de lucru a circuitelor. n funcie de tehnologia de
realizare, ntrzierea introdus este ordinul unitilor sau chiar al zecilor de nanosecunde (10- 9 s).
Modul de definire a intervalelor de timp specifice semnalelor digitale se prezint n figura 2, unde sunt prezentate
semnalele de la intrarea i ieirea unui inversor. Semnificaia acestor mrimi temporale este urmtoarea:
- tr - (rise time), timpul de cretere al semnalul de intrare, se msoar ntre 10% i 90% din amplitudinea tensiunii
pentru nivelul de unu logic;
- tf - (fall time), timpul de descretere al semnalul de intrare, se msoar ntre 90% i 10% din amplitudinea tensiunii
pentru nivelul de unu logic;
- tpHL , tpLH timpii de propagare pentru tranziia ieirii din 1 n 0, respectiv din 0 n 1;
- tHL , tLH - durata frontului cztor (respectiv cresctor) al semnalului de ieire;
- tp - timpul mediu de propagare definit prin relaia: tp = 0,5 (tpHL + tpHL).
Facem precizarea c tpHL tpLH. Pentru anumite familii logice, n foile de catalog vom gsi aceleai valori pentru tpHL i
tpLH. Aceasta nu nseamn c tpHL=tpLH, datele de catalog fac referire la valorile maximale pentru timpii de propagare. Valorile
limit pot fi egale, dar nu i cele efective de la nivelul fiecrei pori.
Pentru a se asigura condiii optime de procesare a semnalelor digitale se recomand ca perioada T, a semnalului de
intrare, s satisfac relaia:
T (20 50) t P
Dac relaia de mai sus nu este satisfcut, exist riscul ca semnalul de intrare s nu se mai regseasc la ieirea circuitului.

Fig. 2. Definirea timpilor de propagare

2.4. Etaje de ieire specifice familiei TTL standard
Schema bloc, de principiu, a unei pori realizate n tehnologie TTL este prezentat n figura 3. Dac schema electric
a blocurilor componente difer de la o familie la alta, rolul lor funcional se pstreaz n totalitate.

Fig.3. a) Schema bloc a unei pori realizat n tehnologie TTL; b) poart NAND

Etajul de intrare este de regul format dintr-un tranzistor multiemitor i are rolul de a realiza funcia logic. Acest
etaj trebuie s fie proiectat astfel nct s nu necesite cureni mari de comand i, n plus, s prezinte protecie la eventualele
tensiuni negative ce pot fi aplicate intrrilor sale.

Lucrarea nr. 1: Studiul parametrilor i caracteristicilor porilor logice

Etajul defazor are rolul de a genera dou semnale n antifaz ce sunt necesare pentru atacul etajului de ieire.
Etajul de ieire trebuie s asigure la ieirea circuitului logic valori impuse de tensiune pentru fiecare stare logic.

Etajul final poate fi realizat n una din urmtoarele variante: n contratimp (etaj TOTEM POLE), cu ieire n gol
(OPEN COLLECTOR) sau etaj THREE STATE (TRISTATE). Aadar, aceiai poart logic, poate fi realizat din punct de vedere
tehnologic n trei variante distincte, funcie de etajul su final.
O serie de proprieti ale porilor logice sunt strns legate de tipul etajului de ieire. Din acest motiv, prezentm pe
scurt particularitile fiecrui tip de etaj de ieire.
a) Etajul de ieire n contratimp
Etajul de ieire n contratimp, denumit i etaj TOTEM POLE, este etajul standard de ieire al circuitelor logice realizate
in tehnologie bipolar. Dac n foile de catalog nu se fac referiri exprese la tipul etajului de ieire, atunci, n mod implicit, acesta
este de tip TOTEM POLE. n esen, un etaj n contratimp este format din dou tranzistoare ce sunt conectate n serie ntre
tensiunea de alimentare i mas (vezi fig. 4).
Schema simplificat a unui astfel de etaj, n care tranzistoarele au fost nlocuite prin comutatoare se prezint n figura
4. a). Pe aceast figur se observ c ieirea Y se afl n unu logic, numai dac avem simultan K4 nchis i K3 deschis. Similar,
ieirea se afl n starea zero logic dac avem n acelai timp K4 deschis i K3 nchis. Comanda de nchidere/deschidere a
comutatoarelor provine de la etajul defazor i este conceput astfel nct cele dou comutatoare s fie acionate n contratimp.

Fig. 4. Etajul de ieire TOTEM POLE; a) schema funcional; b) aspecte nedorite ce apar la conectarea n paralel a ieirilor de
tip TOTEM-POLE

Proprietile (particularitile) etajelor de ieire n contratimp:

-

Dou sau mai multe ieiri de acest tip nu pot fi conectate n paralel, deoarece apare o circulaie de curent de valoare mare
pentru cazul n care starea logic a ieirilor este diferit. Aceast situaie este prezentat n figura 4. b). Pentru aceste
cazuri exist riscul ca toate circuitele sa se distrug.

O ieire de acest tip nu trebuie niciodat conectat la mas, la Vcc, sau la oricare alt surs de semnal deoarece exist
riscul distrugerii circuitului.

De regul, o ieire de acest tip este utilizat pentru comanda altor intrri digitale. In cazuri extreme poate fi utilizat i
pentru comanda unor sarcini rezistive dac sunt corect alese.

Asigur cu resurse interne nivelele de tensiune necesare pentru ambele stri logice;

n regim staionar acest etaj prezint un tranzistor blocat iar cellalt saturat.

Impedana de ieire este de acelai ordin de mrime att pentru zero logic (T3 saturat i T4 blocat), ct i pentru starea
de unu logic (T3 blocat i T4 saturat).

Tranzistoarele T3 i T4 se afl simultan n conducie pentru un interval scurt de timp ce corespunde tranziiei din 1 n 0
a ieirii. Pe acest interval, curentul absorbit de circuit este mare i conexiunile de alimentare ale circuitului rspund
preponderent inductiv, provocnd o scdere a tensiunii de alimentare. Din acest motiv, lng capsula circuitului integrat,
ntre Vcc i mas, trebuie conectat un condensator de decuplare de cca. 10nF;
b) Etajul final cu ieire n gol (OPEN COLLECTOR)

Etajul final de tip colector in gol, se obine dintr-un etaj de ieire n contratimp prin eliminarea repetorului pe emitor
T4, rmne tranzistorul T3 al crui colector este conectat la ieirea porii (vezi figura 5).
Acest etaj poate genera un bun zero logic, prin saturarea tranzistorului T3, dar pentru unu logic va fi necesar, pe
lng blocarea lui T3, i utilizarea unei rezistene externe conectate spre Vcc. Aadar, circuitul genereaz autoritar starea de
zero logic i este doar permisiv pentru starea de unu logic.
Valoarea rezistenei externe adugat de ctre utilizator se calculeaz n funcie de condiiile concrete de lucru ale
porii.

Lucrarea nr. 1: Studiul parametrilor i caracteristicilor porilor logice

Fig. 5. Etajul de ieire open collector; a) schema funcional; b) simbolul si modul de conectare a rezistenei externe; c) efectul
de AND cablat ce apare la conectarea n paralel a porilor cu ieire in gol pe o aceiai rezisten extern.

Proprietile (particularitile) ieirilor de tip open collector:

-

Funcionarea corect a porii este posibil doar n prezena rezistenei externe.

Dou sau mai multe ieirile de acest tip pot fi conectate n paralel pe aceiai rezisten extern fr a exista riscul
distrugerii circuitelor. Acest mod de lucru face ca nodul de conexiune s se comporte ca o poart AND virtual, denumit
I CABLAT, ale crei intrri sunt chiar ieirile porilor concrete. Un exemplu de acest fel este prezentat n figura 5.c.

O ieire de acest tip poate fi utilizat pentru comanda unor sarcini ce opereaz la tensiuni de alimentare mai mari de 5V.

Nivelul de unu logic este generat precar, prin intermediul rezistenei externe.

Timpii de front pentru sarcini capacitive sunt inegali.

Impedanele de ieire sunt net diferite pentru cele dou stri logice.
c) Etajul de ieire tristate

Ieirea tristate prezint, pe lng cele dou stri logice bine cunoscute LOW i HIGH, o stare suplimentar denumit
stare de nalt impedan, notat HiZ. Circuitele logice care prezint aceast facilitate au o intrare suplimentar de comand,
denumit ENABLE, prin intermediul creia se poate obine starea HiZ.
Starea HiZ nseamn dezactivarea complet a ieirii, lucru posibil prin blocarea simultan a celor dou transistoare ale
etajului final n contratimp.

Fig. 6. Poarta cu ieire tristate: a) schem de principiu; b) simbol, tabel de adevr;

c) exemplu de conectare n paralel a dou inversoare cu ieiri tristate
n starea de nalt impedan tensiunea de ieire are valoarea fixat de potenialul care exist pe linia de magistral
la care este cuplat ieirea porii (acest potenial este forat pe magistral de ctre o alt poart). O structur de inversor
tristate este prezentat n figura 6 b).

Proprietile (particularitile) etajelor de ieire tristate:

-

Permite conectarea n acelai punct a mai multor ieiri, cu condiia ca numai una s fie validat (activat), la un
moment dat, vezi figura 6.c.

Asigur cu resurse proprii nivelele de tensiune pentru ambele stri logice.

Circuitele prevzute cu ieiri tristate prezint avantajul c se pot conecta uor la magistralele de date sau adrese ale
sistemelor cu microprocesoare.

Lucrarea nr. 1: Studiul parametrilor i caracteristicilor porilor logice

-

Ofer impedane mici la ieire, i de acelai ordin de mrime, pentru ambele stri logice (ca la poarta TTL standard);

Nu necesit rezisten extern ca n cazul etajelor open collector;

In starea de nalt impedan, o ieire tristate ncarc nesemnificativ circuitele cu care sunt cuplate la ieire.
2.5. Factorul de ncrcare

n foarte multe scheme apare nevoia ca ieirea unui circuit logic s comande dou sau mai multe intrri ale altor
circuite logice. Analiza pur logic a circuitelor digitale nu impune nici o restricie n aceast privin. n practic trebuie impuse
restricii deoarece ieirea unui circuit are posibiliti limitate de a genera sau prelua cureni.
Din figura 7 se observ c sensul de curgere al curenilor depinde de starea logic transmis pe linia de legtur. n
plus, se remarc faptul c, pe msur ce crete numrul sarcinilor logice comandate de ieirea unei pori, crete i valoarea
curentului generat/preluat de ctre aceasta. Dac numrul sarcinilor logice este prea mare, poarta logic nu v-a mai putea
menine nivelele de tensiune acceptabile i informaia logic se poate pierde.
Aadar, un circuit logic trebuie s poat genera/prelua la ieire un curent mai mare sau egal cu suma curenilor
preluai/generai de toate porile care sunt conectate la acea ieire. n acelai timp el trebuie s asigure i nivelul garantat al
tensiunii ce corespunde strii logice transmise.

De regul, pentru stabilirea semnelor curenilor se face apel la urmtoarea convenie: curentul care intr ntr-o born
are semnul pozitiv, iar cel care iese dintr-o born are semnul negativ.

Fig. 7. Circulaia curenilor funcie de starea logic i factorul de ncrcare

Semnificaia curenilor din figura 7 este urmtoarea:
IIL - curentul de intrare n starea Low. Valoarea maxim a acestui curent este dependent de familia logic din care
provine circuitul (vezi tabelul 3).
IIH - curentul de intrare n starea High. Valoarea maxim este dependent de familia din care provine circuitul logic.
IOL - curentul de ieire n starea Low. Valoarea maxim este dependent de familia din care provine circuitul logic.
IOH - curentul de ieire n starea High. Valoarea maxim este dependent de familia din care provine circuitul logic.
-

Tabelul 3. Valorile curenilor de intrare/ieire pentru diferite familii logice

SERIA
74 **
74 S **
74 LS **
74 AS **
74 ALS **

INTRARE
nivel LOW
nivel HIGH
IIL max [mA]
IIH max [ A]
- 1,6
40
- 2,0
50
- 0,36
20
- 2,0
20
- 0,1
20

IEIRE
nivel LOW
IOL max [mA]
16
20
8
4/8
8

nivel HIGH
IOH max [mA]
- 0,4
- 1,0
- 0,4
- 0,4
- 0,4

Prin definiie factorul de ncrcare la ieirii FO, (fan-out, output loading factor, sortance), este un numr ce indic
capacitatea ieirii de a comanda n siguran, (cu asigurarea unor nivele corecte de tensiune), intrrile altor circuite din aceiai
familie. Fan-out este, n general, diferit pentru cele dou stri logice, el se poate calcula cu relaiile:
FO LOW = IOL min / IIL max

Lucrarea nr. 1: Studiul parametrilor i caracteristicilor porilor logice

FO HIGH = IOH min / IIH max
FO = min { FOLOW , FOHIGH }
Prin definiie factorul de ncrcare al intrrii, FI, (fan-in, input loading factor, facteur de charge) reprezint
numrul de uniti de sarcin percepute la intrarea unui circuit digital. FI este dependent de complexitatea circuitului logic i
poate avea valori mai mari dect 1. De exemplu, o ieire TTL standard poate comanda 10 intrri cu FI=1 sau 5 intrri cu FI=2.
2.5. Caracteristica de transfer n tensiune a circuitelor logice

Caracteristica de transfer n tensiune reprezint dependena static ntre tensiunea de intrare n poart i tensiunea
de ieire, Vo=f (Vi). Aceast caracteristic prezint o importan deosebit deoarece ofer informaii despre valorile efective ale

unor mrimi ca: marginea de zgomot, nivelele limit ale tensiunii de intrare, limea benzii interzise, etc.
Pentru circuitele din aceiai familie logic, caracteristica de transfer in tensiune (CTT), este similar ca form. Ea
poate s difere puin de la un circuit la altul numai prin valorile efective ale coordonatelor punctelor de frngere.
n mod curent, majoritatea circuitelor logice prezint o caracteristic de transfer standard i numai o mic parte dintre
ele prezint o caracteristic special de tip trigger Scmitt.
a) CTT standard
Pentru exemplificare, n figura 8 se prezint CTT tipic pentru inversorul SN7404 (familia TTL standard). Analiznd
caracteristica, se observ c segmentele AB i DE corespund benzilor permise ale tensiunilor de intrare pentru cele dou stri
logice, iar segmentele BC i CD corespund benzii
interzise. Dintr-un alt punct de vedere, dac ne
raportm la un semnal dreptunghiular aplicat la
intrare, segmentele AB i DE corespund palierelor,
iar BC n prelungire cu CD fronturilor.
Marginea de zgomot efectiv se
determin observnd c semnalul sum (semnal util
+ zgomot), nu trebuie s depeasc abscisa
punctului C pentru unu logic, respectiv D pentru
zero logic.
Nivelele de tensiune garantate pentru
intrare (0,8V i respectiv 2V), sunt, aa dup cum se
vede n figur, mult n afara zonei interzise efective,
n scopul de a reduce efectul variaiile de
temperatur i dispersia tehnologic n buna
funcionare a porii. n practic zona interzis este
considerat acoperitor n intervalul 0,8V 2V.
Tensiunea de prag reprezint acea
Fig. 8: Caracteristica de transfer n tensiune (CTT), pentru inversorului
valoare a tensiuni de intrare care, dac este
TTL - standard
depit, poate duce la schimbarea strii logice a
ieirii. Pe caracteristica de transfer, tensiunea de
prag este situat la mijlocul segmentului CD. Dac tensiunea de intrare este meninut n regiunea CD, exist riscul de apariie a
unor oscilaii de frecven relativ mare la ieirea circuitului. Pentru a evita amorsarea acestor oscilaii, trebuie ca durata de
traversare a zonei interzise (segmentul CD), de ctre semnalul de intrare, s nu depeasc 40 50 ns. n consecin, se
recomand ca durata fronturilor de atac ale semnalului de intrare s fie sub 50ns. Cu ct caracteristica de transfer va fi mai
vertical, se vor putea utiliza fronturi de atac mai lungi.
Din cele prezentate mai sus, se poate trage concluzia c CTT standard prezint dou particulariti importante:
are o singur tensiune de prag, indiferent dac tensiunea de intrare evolueaz n sens cresctor sau n sens
descresctor;
n apropierea tensiunii de prag, panta CTT nu este perfect vertical, de aici necesitatea ca semnalele de atac ale
acestor circuite s prezinte fronturi cu durata ct mai redus.
b) CTT de tip trigger Schmitt
Circuitele cu caracteristic de tip trigger Schmitt au n plus fa de cele cu caracteristic standard, un etaj de
amplificare special plasat ntre circuitul de intrare i etajul defazor. Ctigul suplimentar datorat acestui etaj cu cuplaj n emitor,
face ca zonele de tranziie s fie practic nule, caracteristica fiind vertical.
Pentru exemplificare, n figura 9 se prezint o caracteristic de
transfer de tip trigger Schmitt specific unui inversor.
Forma particular a caracteristicii de tip trigger Schmitt face ca, la
circuitele cu astfel de caracteristic, s apar urmtoarele proprieti:
semnalele de intrare pot avea fronturi orict de lente, zona
interzis fiind foarte mic, traversare ei este posibil fr amorsarea
oscilaiilor;
existena a dou tensiuni de prag: VPS - prag valabil pentru sensul
cresctor al tensiunii de intrare i VPJ - prag valabil pentru sensul
descresctor al tensiunii de intrare;
apariia histerezisului (drumuri diferite de parcurgere a caracteristicii
Fig. 8: Simbolul i caracteristica de transfer
de transfer n funcie de sensul de evoluie al tensiunii de intrare) are
pentru inversorul trigger Schmitt SN7414
ca efect creterea marginii reale de zgomot. Spre exemplu, pentru
inversorul SN7414, tensiunea de intrare admis pentru zero logic

Lucrarea nr. 1: Studiul parametrilor i caracteristicilor porilor logice

poate urca pn la cca. 1,6V iar pentru unu logic, tensiunea de intrare poate cobor pn la cca. 0,8V. Creterea
marginii de zgomot a fost obinut prin suprapunere n zona central a benzilor de tensiune asociate strilor logice de
la intrarea circuitului.
Facem precizarea c singura deosebire dintre circuitele 7404 i 7414 este dat de caracteristica de transfer. Din punct de
vedere logic ele realizeaz aceiai funcie negarea valorii logice de la intrare.
Din punct de vedere electric, ntre rspunsul celor dou circuite nu apar diferene semnificative dac semnalul de intrare
are fronturi cu durat redus i nu este afectat de zgomot (condiii favorabile de lucru). Diferene semnificative apar atunci cnd
semnalul de intrare are fronturi lent variabile i/sau este afectat de zgomot. n astfel de condiii, rspunsul circuitului cu
caracteristic trigger Schmitt est net mai bun. n desfurarea lucrrii se va pune n eviden acest aspect.

3. Desfurarea lucrrii
3.1. Verificarea nivelelor de tensiune
Cu ajutorul montajului din figura 10 se determin modificarea nivelelor de tensiune asociate strilor logice pentru
diverse ncrcri ale porii de test. Determinrile se fac pentru urmtoarele tipuri de circuite: 7404; 74LS04; 74HCT04. Pentru
fiecare circuit n parte, rezultatele msurtorilor se trec n tabele similare tabelului 3.1.

Modul de lucru:
-

ntrebri:
-

se trec comutatoarele K1 i K2 pe poziia a;

se introduce n soclu unul din circuitele specificate mai sus;
se ncarc progresiv ieirea porii testate prin realizarea de combinaii diverse ON/OFF ale comutatoarelor din
pachetul SW;
pentru fiecare factor de ncrcare i pentru fiecare stare logic n parte, se msoar cu osciloscopul tensiunile din
punctele de test C i D, i se completeaz tabelul 4;
la rubrica de observaii se specific dac n punctele X1, X2, X4, X8, nivelele de tensiune asociate strilor logice mai
au sau nu valori acceptabile;

Ce se ntmpl cu tensiunea de ieire pentru fiecare stare logic pe msur ce crete factorul de ncrcare ?
Exist cazuri n care o ieire logic trebuie s comande un numr mai mare de sarcini logice dect FAN OUT. Cum se
poate rezolva o astfel de situaie?

Fig. 10: Montaj experimental pentru determinarea parametrilor porilor logice

Tabelul 4
Numr de sarcini
logice

Tensiunea de intrare
VIL

VIH

Tensiunea de ieire
VOL

0
1
.
.
.
15
3.2. Determinarea tensiunilor de prag

VOH

Observaii

Lucrarea nr. 1: Studiul parametrilor i caracteristicilor porilor logice

Cu ajutorul montajului din figura 10 se determin tensiunile de prag att pentru sensul cresctor, ct i pentru cel
descresctor al tensiunii de intrare. Pentru aceast determinare, la intrarea porii de test se aplic o tensiune n dinte de
fierstru.
Determinrile se fac pentru urmtoarele tipuri de circuite: 7404, 7414, 74HCT04, 74HCT14.

Modul de lucru:
-

se trece comutatorul K2 pe poziia b;

se ncarc ieirea porii de test cu o singur sarcin logic;
se introduce n soclu unul din circuitele specificate mai sus;
se fac urmtoarele reglaje la osciloscop: se regleaz atenuatorul pe poziia 1V/div pentru ambele canale; se regleaz
poziia de zero a ambelor trase astfel nct s se suprapun una peste alta (se are n vedere ca suprapunerea s se
fac n dreptul unei gradaii orizontale a ecranului gradat);
pe canalul A al osciloscopului se aplic semnalul n dinte de fierstru (punctul C), iar pe canalul B semnalul de la
ieirea porii de test (punctul D);
se vizualizeaz formele de und i se determin punctele de intersecie ale celor dou semnale - acestea sunt chiar
valorile reale ale tensiunilor de prag;

se completeaz tabelul 5 iar pentru circuitele 7404 i 7414 se deseneaz i formele de und;
Tipul circuitului
7404
7414
74HCT04
74HCT14

ntrebri:

VOL

VOH

VTR+

Tabelul 5
VTR-

Cum explicai faptul c, dei circuitele 7414 i 74HCT14 sunt inversoare trigger Schmitt, valorile tensiunilor de prag
sunt diferite? Dar pentru circuitele 7404 i 74HCT04?

3.3. Vizualizarea caracteristici de transfer

Pentru vizualizarea acestei caracteristici se utilizeaz schema de la punctul anterior cu deosebirea c osciloscopul este
configurat n modul de lucru XY.
Se deseneaz caracteristica de transfer pentru circuite specificate la punctul anterior al lucrrii.

ntrebri:
-

De ce nu apar pe osciloscop (sau sunt greu vizibile), ramurile verticale ale caracteristicilor de tip trigger Schmitt?

3.4. Studiul funcionrii oscilatorului de relaxare

O aplicaie foarte des ntlnit a porilor cu caracteristic de tip trigger Schmitt o constituie oscilatorul de relaxare.
Schema electric a unui astfel de oscilator se poate identifica n figura 10. n componena oscilatorului intr poarta P1, rezistorul
R i condensatorul selectat prin intermediul comutatorului K1.

Modul de lucru:
-

ntrebri:
-

pentru diverse valori ale condensatorului (selectabile prin intermediul comutatorului K1), se determin cu
osciloscopul, frecvena semnalului generat;
pentru o poziie convenabil a comutatorului K1, se vizualizeaz i se deseneaz corelat n timp formele de und din
punctele A i B (vezi figura 10).

Analiznd schema electric din figura 10, se constat faptul c NAND-ul cu patru intrri lucreaz n regim de inversor.
Poate fi nlocuit acest NAND cu un inversor de tipul 7404? Dar cu unul de tip 7414? Motivai-v rspunsul.
Ce se ntmpl cu frecvena semnalului generat de oscilator dac se mrete capacitatea condensatorului? Dar dac
valoarea condensatorului se mrete foarte mult?
Poarta P2 (vezi fig. 10 ) este strict necesar pentru ca schema s oscileze?
Poate fi utilizat acest oscilator pentru realizarea unui ceas electronic?
Se modific frecvena de oscilaie dac circuitul 7413 se nlocuiete cu altul care are tensiunile de prag mult diferite?
Motivai-v rspunsul.
3.5. Efectul timpului de propagare - generarea de impulsuri din tranziia semnalului de intrare

a) Prin analiz logic, sau prin simulri pe calculator, se cere completarea tabelului de mai jos conform exemplului din linia
1.

Tabelul 6
Nr.
crt.

Schema logic

Semnale de ieire pentru cazul ideal

(tp=0)

Semnale de ieire pentru cazul real

(tp 0)

Lucrarea nr. 1: Studiul parametrilor i caracteristicilor porilor logice

5
6
7
8
9
10
11
12
b) Se realizeaz pe macheta de test schema din linia 1 a tabelului 6, dup care se vizualizeaz cu ajutorul
osciloscopului cu dou canale semnalele din punctele A, B i C. Pentru a pune mai bine n eviden fenomenele, ntre A i B se
vor lega n serie 3 inversoare. Se determin limea impulsurilor de ieire ce sunt datorate timpului de propagare. Se deseneaz
corelat n timp cele trei semnale i se compar cu cele determinate teoretic.

ntrebri:
-

Precizai schemele din tabelul 6 care dau rspunsuri similare la ieire.

Cum se explic dependena limii impulsurilor de ieire, n funcie de tranziia negativ sau pozitiv a semnalului de
intrare (vezi experimentul de la subpunctul b)?
3.6. Efectul timpului de propagare - oscilatorului n inel
Se realizeaz pe macheta de test un oscilator n inel similar celui prezentat n figura 11.
a) Pentru K2=a i pentru fiecare poziie a comutatorului K1, se vizualizeaz cu ajutorul osciloscopului semnalul din
punctul Q. Pentru situaiile n care n punctul Q apar oscilaii se v-a determina frecvena acestora.
b) Se repet subpunctul anterior pentru situaia K2=b.

Determinrile se vor face pentru urmtoarele tipuri de circuite: 7404, 7414, 74LS04, 74F04 i 74ALS04.

Fig. 11: Montaj experimental pentru studiul oscilatorului n inel

10

Lucrarea nr. 1: Studiul parametrilor i caracteristicilor porilor logice

ntrebri:
-

Care este condiia de oscilaie pentru cazul n care K1 este pe poziia a ?

Cum explicai faptul c schema nceteaz s mai oscileze dac n bucl se introduce un numr par de inversoare?
Cum se modific frecvena de oscilaie prin creterea numrului de inversoare n bucla de reacie ?
Cum explicai faptul c, pentru acelai numr de inversoare pe bucla de reacie, frecvena de oscilaie difer destul de
mult pentru circuite analizate ?
Cum explicai modificarea frecvenei de oscilaie atunci cnd se introduce circuitul de integrare?
Cum explicai faptul c schema nceteaz s mai oscileze dac capacitatea din circuitul de integrare este prea mare?
n situaia K2 = b i K1= c, se mai poate introduce un integrator suplimentar corect calculat ntre P2 i P3 ? Ce se
ntmpl n acest caz cu valoarea frecvenei semnalului generat ?
Pentru ca schema s oscileze este nevoie absolut de integrator ?

A T E N I E !
Reguli de operare cu circuitele integrate digitale
Reguli privind alimentarea circuitelor integrate digitale
Funcionarea circuitelor logice nu este posibil fr conectarea acestora la o tensiune de alimentare
corespunztoare:
- 5V 0,25V pentru toate seriile TTL;
- 5V 0,5V pentru seria 74 HC ** , (CMOS);
- 3 15 V pentru seria CD 4000, (CMOS);
Pentru meninerea constant a tensiunii de alimentare, pe durata comutrii ieirii dintr-o stare in alta, este
necesar utilizarea unui condensator de decuplare, plasat n imediata apropiere a circuitului integrat i conectat n paralel pe
bornele de alimentare ale acestuia ;

Reguli referitoare la conectarea intrrilor circuitelor integrate digitale

Intrrile neutilizate ale circuitelor digitale nu trebuie lsate neconectate deoarece sunt sensibile la zgomot i pot
altera funcionarea corect a circuitului;
Intrrile neutilizate se vor conecta la stri logice alese astfel nct s nu intervin n funcionarea normal a
circuitului. Spre exemplu, dac se dorete starea de unu logic aceasta se poate obine n mai multe moduri:
- prin conectarea intrrii la o surs independent de tensiune ntre 2,4 3,5V;
- prin legare n paralel la intrri care ndeplinesc aceiai funcie logic - metoda prezint dezavantajul c ncarc
inutil poarta care comand;
- prin conectarea la Vcc prin intermediul unei rezistene de 1k .
Starea de zero logic se obine prin conectarea direct la mas a intrrii, pentru familia TTL, sau prin intermediul unei
rezistene pentru familia CMOS.
Dac totui o intrare TTL este neconectat (lsat n aer), aceasta va fi interpretat de circuit ca fiind n stare
logic HIGH;
Intrrile porilor pot fi conectate n paralel;

Reguli referitoare la conectarea ieirilor circuitelor integrate digitale

De regul, o ieire digital se conecteaz, dup caz, la una sau mai multe intrri digitale;
Este interzis conectarea ieirii unui circuit digital, chiar i pentru intervale scurte de timp, la mas, la tensiunea de
alimentare, sau la oricare alt surs de semnal;
Ieirile nu pot fi conectate n paralel dect n cazul utilizrii etajelor tristate sau open collector;
Dac numrul de intrri este insuficient, mrirea acestuia se poate face prin:
- cuplarea mai multor pori la intrarea alteia;
- utilizarea unei pori expandoare;
- utilizarea de funcii cablate utiliznd pori open collector

11