Ministerul Educatiei şi Tineretului al Republicii Moldova

Universitatea Tehnică a Moldovei

Facultatea Inginerie și Management în Electronică și Telecomunicații

Catedra SDE

Lucrare de laborator Nr.1

Disciplina : Proiectarea si testarea sistemelor in baza
FPGA.
Tema: Sinteza schemelor combinaționale

A efectuat
st.gr. E-161 Rusnac Ion.

A verificat
Lector superior Pavel Meriacri.
 Chişinău 2021

Scopul lucrării constă în studierea metodelor de sinteză a circuitelor combinaționale

și sinteza schemei logice în baza sarcinii (vezi sarcinile la sfârșitul acestei lucrări de laborator)
în sistemul de proiectare Quartus II în Schematic și în baza limbajului VHDL, precum –
efectuarea simulării în timp și configurarea FPGA.
Voi lua funcția prezentată mai jos:

y=x 1 x 2 x3 x 4 ∨x1 x 2 x 3 x 4 ∨x 1 x 2 x 3 ∨x 1 x 2 x 3 x 4

(1.1)

În dispozitivele reale, la realizarea oricărei funcții logice, preventiv se efectuează

minimizarea pentru reducerea resurselor hardware (dacă este posibil). Pentru efectuarea
minimizării este necesar să cunoaștem teoremele din algebra booleană. Teoremele
fundamentale ale algebrei booleene sunt prezentate mai jos:
1) x∨0=x; x∨1=1 .

2) x∧0=0 ; x∧1=x .

3) x∨x=x ; x∧x=x .

4) x∧x=0; x∨x=1.
5) x=x.
6) x∨ y= y ∨x ; x∧ y= y ∧x .

7) x∨( x∧ y )=x ; x∧( x∨ y )=x .

8) x∨( x∧ y )=x∨ y; x∧( x∨ y )=x∧ y.

9) ( x∨ y )=x∧ y ; ( x∧ y )=x∨ y .
10) ( x∨ y )∨z=x∨ ( y∨z )=x∨ y∨z ;

( x∧ y )∧z=x∧ ( y∧z )=x∧ y∧z .

11) x∨( y∧z )= ( x∨ y )∧( x∨z ) ;

x∧( y∨z )= ( x∧ y )∨( x∧z ) .

De asemenea, diagramele Carnaugh ne pot ajuta SDE

și la 525.1
minimizarea
161 009 funcției
PA date.
Mod. Coala № docum. Semnat Data
Elaborat Rusnac Ion. Lit. Coala Coli
Verificat Pavel
Sinteza schemelor 2 7
Meriacri combinaționale
U.T.M F.E.T gr. E-161
 Efectuarea acestei lucrări de laborator constă din următoarele puncte:

1. Primul pas este transformarea funcției date în FNDD (forma normală disjunctivă
desăvârșită) sau în FNCD (formă normală conjunctivă desăvârșită). Vom folosi FNCD.
Exemplul transformării funcției date în FNCD este prezentat mai jos:

FNCD reprezintă o ecuație booleană în care toate termele au aceeași lungime (sub
term se subînțeleg elementele ecuației separate prin semnul disjuncției, de exemplu: x1x2x3).

2. Apoi alcătuim tabelul (tab. 1.1).

Tabelul 1.1.

3. În rezultat obținem două terme:

Coala
TSE 5 25 .1 161 0 3 PA 3
Mod Coala № document Semnat Data
 Observăm că ecuația originală (1.1) a fost redusă, ceea ce va economisi resursele
hardware pentru implementarea dispozitivului. În rezultat putem sinteza scema reprezentată în
fig. 1.2.

X1

X2 & Y

X3
1
X4
&
Fig. 1.2. Schema dispozitivului după minimizare
4. Trecem la realizarea proiectului în sistemul de proiectare Quartus II în mediul
Schematic. Creăm un proiect nou .În rezultat obținem un circuit, reprezentat în fig. 1.3.

Fig. 1.3. Schema dispozitivului în Schematic

Coala
TSE 5 25 .1 161 0 3 PA 4
Mod Coala № document Semnat Data
 5. Efectuăm compilarea proiectului și trecem la simularea lui . În rezultat obținem
diagrama de timp, prezentată în fig. 1.4.

Fig. 1.4. Simularea funcționării dispozitivului

Următorul pas este crearea proiectului folosind limbajul VHDL. Efectuăm aceiași pași
ca și în cazul proiectării în mediul Schematic:

 creăm un proiect nou,

 efectuăm simularea lui,

Descrierea lingvistică a proiectului poate să reducă în mare măsură durata proiectării.

Dispozitivul poate fi descris prin codul reprezentat mai jos:

Fig. 1.6. Simularea codului in limbaj VHDL.

Coala
TSE 5 25 .1 161 0 3 PA 5
Mod Coala № document Semnat Data
 LIBRARY ieee;

USE ieee.std_logic_1164.all;

ENTITY proglab1 IS

PORT

x1 : in std_logic;

x2 : in std_logic;

x3 : in std_logic;

y : out std_logic

); END LogicVHDL;

-- Architecture Body

ARCHITECTURE Logic_architecture OF LogicVHDL IS

BEGIN

y <= ( x2 and x3 and x4)or( (not x1) and x3 and (not x4)) ;

END Logic_architecture;

Coala
TSE 5 25 .1 161 0 3 PA 6
Mod Coala № document Semnat Data
 Fig. 1.6. Diagrama RTL a proiectului
6.Concluzie:

În această lucrare de laborator au fost analizate două moduri de prezentăre a sarcinii

proiectului: în editorul schematic și folosind limbajul VHDL. Am simulat ambele moduri de
prezentare a sarcini si am primit o simulare 100%, adica fara erori. In urma acestui laborator
am aflat multe lucruri si am invatat sa proiectez intr-u nou sistem de proiectare.

Coala
TSE 5 25 .1 161 0 3 PA 7
Mod Coala № document Semnat Data