3) Minimizarea funcției date

AB { C̄ D+AB { C̄ ¿ D̄+A B̄ C̄ D̄+ Ā B C̄ D̄+ Ā B̄ CD+ A B̄ CD+ Ā B̄ C̄ D̄+ ABCD+ Ā BCD ¿

Minimizarea am efectuat cu ajutorul tabelului Karnough

F=Ć D́+CD
Tabelul de adevăr a funcției:
A B C D F
0 0 0 0 1
0 0 0 1 0
0 0 1 0 0
0 0 1 1 1
0 1 0 0 1
0 1 0 1 0
0 1 1 0 0
0 1 1 1 1
1 0 0 0 1
1 0 0 1 0
1 0 1 0 0
1 0 1 1 1
1 1 0 0 1
1 1 0 1 0
1 1 1 0 0
1 1 1 1 1

4) Proiectarea și optimizarea schemei logice

După aplicarea formulelor lui Morgan am obținut funcția pe elemente SAU-NU

F=Ć+´ D́+ C+´ D

5)Schema electrică principială a dispozitivului proiectat
Simularea dispozitivului:
Schema PCB
Modelul 3D a plachetei

6)Calculul parametrilor statici a operatorilor logici:

Ca inversorul cu tranzistoare CMOS să funcționeze normal trebuie să fie respectată
condiția:

|−U pr . p|+U pr . n< U a

4 V <9 V

Nivelul superior și cel inferior la ieșire sunt aproape de Ua si respectiv de “0”.

U 1=U a ; U 0=0

U L =U 1−U 0 =U a
U L =7.7V −0.5 V =7.2 V

Grupa de tranzistoare care se află în stare de conducție este considerată ca un “tranzistor

echivalent” cu panta specifică Sech. Panta specifică a grupei de tranzistoare legate în paralel:
Sech .n=mS n
Sech .n=2∗0,3 mA /V 2=0,6 mA /V 2

Panta specifică a grupei de tranzistoare legate in serie:

 Sp
Sech . p=
m

0,2 mA /V 2 2
Sech . p= =0,1 mA /V
2
Unde:
S – Panta tranzistorului respectiv;
m – nr. de tranzistoare în stare de conducție.
Sech.n , Sech.p – Panta specifică a tranzistorului cu canal n și canal p.

Tensiunea de prag a comutării:

[ √ Sech .n U pr .n +√ S ech. p ( U a +U pr . p ) ]
V p=
( √ S ech. n+ √ Sech . p )

2 2

Vp =
[ √0,6 mA /V ∗2V + √0,1 mA /V ( 7.2V +(−2 V ) ) ]
=2,93V
( √ 0,1 mA /V 2 + √ 0,6 mA /V 2 )

Imunitatea la perturbații când la intrare se aplică nivelul superior de tensiune “1”:

U −¿=U −V ¿
a p
i
−2,93 V =4.27 V ¿
U −¿=7.2V
i

Imunitatea la perturbații cind la intrare se aplică nivelul inferior de tensiune “0”:

≥U ¿
U +¿=V
i
p pr .n

V > 2V ¿
U +¿=4.27
i

Unde U pr . n si U pr . n – tensiunea de prag ale comutării ale tranzistoarelor cu canal p si canal n,

valoarea căror se indică în datele inițiale pentru proiectare. Lărgimea zonei de nedeterminare este
relativ mică. Uzual:

∆ V p ≈ 0,1 V

Indiferent de starea în care se află poarta logică CMOS unul din cele două tranzistoare ale
inversorului va fi blocat , prin urmare în regim static circuitul practitc nu consumă curent și
putere:

I 0cons ¿ I 1cons=0
Pst =0

Curentul de intrare se consideră nul ¿ de aceea coeficientul de sortanță poate atinge valori
sporite. La rândul său creșterea numărului de sarcini provoacă sporirea capacității sarcinii C s ,
ceea ce duce la scăderea rapidității funcționării. Din aceste considerente coeficientul de sortanță
nu trebuie să depășească N = 20..50.

Rezistența de intrare a circuitului logic o constituie rezistența de intrare a tranzistorului

TECMOS. Pentru calcule se recomandă: Rin = 108…1010Ω.

Rezistoarele R_1 si R2 împreună cu diodele VD3 si VD6 indeplinesc funcțiile de limitare a

semnalelor negative (perturbații) care pot să apară la intrarea circuitului.
Rezistența acestor rezistoare se alege: R1 = R2 = 100…200kΩ.

Rezistența de ieșire a inversorului ( precum și a porții logice CMOS pe porțiunea cu pantă

lină a caracteristicii) în starile “0” si “1”:

∆ U ies 5 6
Ries= =(10 …10 )Ω
∆ I ies

7)CALCULAREA PARAMETRILOR DINAMICI ALE OPERATORILOR

LOGICI:

În timpul comutării tranzistoarelor inversorului din circuitul logic are loc descărcarea
capacității globale parazitare Cp. Aceasta capacitate are mai multe componente:

C p=C p−c. n +C p−d .n +C p−s . p +C ms +C s

C p=0,5 pF+0,5 pF+ 0,5 pF +1,5 pF +8 pF=11 pF

Unde:

Cp-c.n – capacitatea poartă-canal de tip n;

Cp-d.n – capacitatea poartă-drenă a tranzistorului cu canal n;

Cp-s.p – capacitatea poartă-sursă a tranzistorului cu canal p;

Cms – capacitatea parazitară a contactelor metalice și a joncțiunii, care izolează

regiunea comună a drenei tranzistorului VT2 și a suresi tranzistorului VT1;

Cs – capacitatea sarcinii;
Se va considera:

C p−c. n=C p−d . n=C p−s . p=0,5 pF ;

C ms=1,5 pF

Timpul de trecere între nivelele logice (1→0):

0,1 0,8 C p U a
t =
( Sn∗∆ U 2pr )

0,8∗11 pF∗7.2V
t 0,1= 2 2
=20.6 ns Unde:
(0,3 mA /V ∗10.24 V )

∆ U pr =U a −U pr .n −¿ U pr . p∨¿

∆ U pr=7.2V −2 V −|−2 V |=3.2V

Timpul de propagare a tranziției din starea de sus în starea jos (întârzierea propagării
declanșării):

(U ¿ ¿ a−V p )
t 1,0
i . p=τ n ¿
(U ¿ ¿ a−U pr .n )=t sc ¿

1,0 14 1 ns(7.2 V −2,93 V )

t i . p= =11.5 ns=t sc
(7.2 V −2V )

Unde:

2C p
τ n= ;
[S n (U ¿ ¿ a−U pr . n)]¿

Tsc – timpul scăderii frontului;

2∗11 pF
τ n= 2
=14 1 ns
[0,3 mA /V (7.2V −2V )]

Timpul de trecere din starea de jos (“0”) în starea de sus (“1”):

0,8 C p U a
t 0,1=
( S p∗∆ U 2pr )
 0,8∗11 pF∗7.2 V
t 0,1= 2 2
=30.93 ns
(0,2 mA /V ∗10.24 V )

Timpul de propagarae a tranziției din starea jos în starea de sus (întârzierea propagării
blocării):

τpV p
t 0,1
i . p=t cr = ¿ ¿

21ns∗2,93 V
t 0,1
i . p =t cr =
¿¿

2C p
Unde: : τ p= ;
¿ ¿¿

2∗11 pF
τ p=
¿¿
Întârzierea medie a propagării tranziției:

t i . p .m =0,5 ( t 1,0 0,1

i . p +t i . p )

t i . p .m =0,5 ( 11.5 ns+11.8 ns ) =11.65 ns

Puterea consumată în regim de comutare dinamic:

Pd =f com C p U 2a

Pd =5 MHz∗11 pF∗7.2V 2=2.85 mW

Remarcabil este faptul că timpurile comutării din 1 în 0 și din 0 în 1 nu sunt egale, primul
fiind mai mare. Acest fapt se datorează prezenței capacității/-lor parazitare la intrarea
grilei, respectiv descărcarea cărora este necesară pentru „stingerea” tranzistorului și
respectiv a dispozitivului în care el este utilizat.

8) Topologia schmei
9)Concluzia:
În urma efectuării acestei lucrări de curs am făcut cunoștință cu diferite porți logice. Am studiat
îndetaliat principiul lor de lucru. Am înțeles cum lucrează Tabelul Karnough și cum are loc
minimizarea funcției. Am utilizat formulele lui Morgan pentru a putea tranforma funcția pentru a
o putea executa cu ajutorul unui singur tip de porți logice. La fel am studiat unele proprietăți ale
elementelor logice efectuate pe tehnologie CMOS.