Dan NICULA ELECTRONICA DIGITALA Carte de invatatura Dane Editura Universititii TRANSILVANIA din Brasov ISBN 978-606-19-0086-2 2012Lectia 9 Multiplexoare si demultiplexoare Multiplexorul MUX 2 : 1 selecteani pe baza unui cod de 1 biti una din cele 2” intriti de date pe care o transmite la unica iesire Functionarea multiplexorului 2:1 (0 intrare de selectie si dows intriri de date) se poate descrie astfel: "dacdi selectia este egal cu 0, iesirea 1a valoarea intrarii Io, iar dacd selecfia este egald cu 1, iesirea ia valoarea intrdrii I”. Multiplexorul implementeazi in hardware functia de decizie, similar cu specificatia software "if... then... else” (in cazul MUX 2:1) sau “case” (in cazul MUX de dimensiuni mai mari) mK ~. waxes ' MUX 24 fo Me et I : HL hy s. Figura 9.1 Simbolusi de multiplexoare. Ecuatiile fumetiilor logice implementate de MUX sunt: MUX21 Y=S-h43-lo MUX 41 ¥ =S1-S0-Fy +81 -30- b+ 3-8 + 31-55 a MUX 81 Y= $y -S)-S-Ip-+82-S1-3p- let S3-H-So- Ny + S2-H-Th Mat 432° S1 Sy Ts + S281 So Ia + S-By- So + Sa S-So- To Circuitele MUX pot avea o intrare de validare, Functionarea este neschimbati daci intrarea de validare este activati, Daci intrarca do validate este inactivs icsirea multiplexorulti este egal cu 0 indiferent de valorile intrisilor de date (nultiplexornl nu transunite la iegite nicio valoare primiti la intrare). In acest eaz, ecuatiile se modifies astfl: MUX 21 Y=B-(8-h +3) MUX 410 Y= B.(S,-So- +5; -35-h+H- Soh +H96 LECTIA 9. Multipleroare si demulliplexoare Structunile logice ale multiplexoarelor se obtin pe baza ecuasiilor. Figura 9.2 Structuri de multiplexoare. Multiplexor 2:1 modelat cu operator ternar, specificatic continu (cod Verilog) assign Y= 8? Tt: 10; Multiplexor 2:1 modelat cu specificatie de decizie (cod Verilog) always @(S or Ti or 10) af (8) Yc 11; else ¥ <= 10; Multiplexor 4:1 modelat cu specificatie "case” (cod Verilog) always @(+) Y