Curs 3

Circuite Integrate Digitale 2011/2012
51

CAPITOLUL 3

CIRCUITE LOGICE COMBINAIONALE

Sunt circuite logice cu n intrri, m ieiri i una sau mai multe intrri de validare la care
nivelurile logice de ieire depind numai de valoarea momentan a nivelurilor logice de intrare.
Se fabric ca i circuite integrate distincte sau sunt incluse n sisteme numerice integrate pe
scar larg.
Un CLC real poate avea zeci de intrri i ieiri. Pentru descrierea funcionrii lui ar
putea fi necesare sute, mii i chiar milioane de termeni produs ai unei sume sau tabele de
adevr coninnd miliarde de rnduri. Din aceast cauz, majoritatea problemelor de
proiectare a CLC-urilor reale sunt de dimensiuni mult prea mari pentru a putea fi rezolvate
prin aplicarea metodelor teoretice.
n proiectarea CLC-urilor se lucreaz cu cteva structuri de baz (decodificatoare,
multiplexoare, comparatoare, etc.) care apar n mod regulat ca blocuri structurale ale
sistemelor de mari dimensiuni.

3.1. DECODIFICATOARE

Funcie: Servete la identificarea unui cod de intrare cu n bii prin activarea unei
singure ieiri (din cele m). Fiecare ieire corespunde unei anumite combinaii a valorilor de
intrare. n general ntre n i m exist relaia m = 2
n
, dar exist i DCD la care m < 2
n
.

n schemele bloc cele n linii de intrare (care formeaz codul de selecie) sunt notate
A,B,C,sau x
0
, x
1
, ..., x
n-1
, iar cele m ieiri (active pe 1 n varianta a, respectiv pe 0 n
varianta b) sunt liniile y
0
, y
1
, ..., y
m-1
. En este o intrare de validare care poate inhiba simultan
toate ieirile DCD. n tehnologie CMOS, n seria 4000 ieirile DCD disponibile sunt active fie
pe 1, fie pe 0, iar n tehnologie TTL (implicit i n seriile CMOS 74HC, 74HCT, 74AC,
74ACT, 74LV, etc.) ieirile DCD sunt active pe 0.

52
Cel mai simplu DCD are o intrare i dou ieiri, fiind realizat cu un inversor.

Un DCD 2/4 cu ieirile active pe 0 se realizeaz cu
4 pori I-NU i dou inversoare.

Se produc circuitele integrate 74LS139, 74HC(T)139, 74AHC(T)139, 74VHC(T)139 i 74FCT139(T)
care conin dou decodificatoare 2/4 ( 2 n = i 4 m = ) complet independente, fiecare avnd o intrare de validare
proprie activ pe 0 (G), dou intrri de selecie (A corespunde lui 2
0
, B corespunde lui 2
1
) i patru ieiri
(Y
0
, Y
1
, Y
2
, Y
3
).

Schema electric pentru un DCD 3/8
necesit 8 pori I-NU cu cte 3 intrri.
Intrrile sunt urmate de perechi de inversoare
pentru a asigura ca fiecare intrare s reprezinte
o singur sarcin (TTL sau CMOS).

Se produc circuitele integrate 74LS138, 74HC(T)138, 74AHC(T)138,
74VHC(T)138 i 74FCT138(T) care conin un decodificator binar 3/8 avnd o intrare de
validare activ pe 1 (G
1
), dou intrri de validare active pe 0 (G
2A
, G
2B
), trei intrri
de selecie (A, B, C) i opt ieiri (Y
0
, Y
7
,).

Funcionarea DCD 74HC138:

- validarea DCD presupune " "1
1
G = i " "0
B 2
G
A 2
G = = . Dac una din aceste condiii nu este
ndeplinit, toate ieirile sunt inactive (adic sunt pe 1) indiferent de codul de selecie A, B, C (figura 1).
Y
0

Y
1
A
DCD 1:2
0
0
1
Y
0

Y
1
A
DCD 1:2
1
1
0
Y
0

Y
1

Y
2

Y
3

G
A
B
74HCT139
1 Y
0

Y
1

Y
2

Y
3

G
A
B
74HCT139
1
1
1
1 0 Y
0

Y
1

Y
2

Y
3

G
A
B
74HCT139
1
1
1
0
0
0
0 Y
0

Y
1

Y
2

Y
3

G
A
B
74HCT139
1
0
1
1
0
1
Y
0

Y
1

Y
2

Y
3

G
1

A
B
74HC138
C
G
2A

G
2B

Y
4

Y
5

Y
6

Y
7

Y
0

Y
1

Y
2

Y
3

G
1

A
B
74HC138
C
G
2A

G
2B

Y
4

Y
5

Y
6

Y
7

0
0
0
1
1
1
1
1
1
1
1
1
0
0
Y
0

Y
1

Y
2

Y
3

G
1

A
B
74HC138
C
G
2A

G
2B

Y
4

Y
5

Y
6

Y
7

1
0
0
0
1
1
1
1
1
1
1
1
0
0
Y
0

Y
1

Y
2

Y
3

G
1

A
B
74HC138
C
G
2A

G
2B

Y
4

Y
5

Y
6

Y
7

1
0
0
1
1
1
1
0
1
1
1
0
0
1
Y
0

Y
1

Y
2

Y
3

G
1

A
B
74HC138
C
G
2A

G
2B

Y
4

Y
5

Y
6

Y
7

1
0
0
1
1
1
1
1
1
1
0
0
1
1

53
- dac DCD este validat corect, este activ (pe 0) linia de ieire corespunztoare codului de selecie.
De exemplu, dac A = 1 i B = C = 0 atunci linia Y
1
= 0 (figura 2), dac A = 0, B = 0, i C = 1
atunci linia Y
4
= 0 (figura 3) i dac A = 0, B = 1, i C = 1 atunci linia Y
6
= 0 (figura 4).

Obs: Ieirile DCD reprezint termenii canonici disjunctivi negai
ai unei funcii descrise de un numr de variabile egal cu numrul de bii ai
codului de selecie al DCD. De exemplu n cazul circuitului 74HC138,
ieirile reprezint n ordine termenii canonici C B A
0
P = , C B A
1
P = ,
C B A
7
P =

3.1.1. ALTE TIPURI DE DECODIFICATOARE

Principalele DCD realizate n tehnologie TTL sunt:
- 74LS42 DCD care servete pentru decodificarea
cifrelor zecimale de la 0,..,9, codificate binar; pentru
acest DCD m < 2
n
(DCD 4/10); nu are intrare de
validare;
- 74LS154 DCD binar avnd n = 4 i m = 16 (DCD
4/16); are dou intrri de validare active pe 0.

Principalele DCD realizate n tehnologie CMOS sunt:
- 4555 dou DCD 2/4 independente cu ieirile active pe 1, fiecare avnd dou
intrri, patru ieiri i o intrare de validare activ pe 0;
- 4556 dou DCD 2/4 independente cu ieirile active pe 0, fiecare avnd dou
intrri, patru ieiri i o intrare de validare activ pe 0;
- 4028 DCD 4/10 avnd n = 4 i m = 10, cu ieiri active pe 1 fr intrri de
validare;
- 4514 DCD 4/16 cu ieiri active pe 1, intrare de validare activ pe 0;
- 4515 DCD 4/16 cu ieiri i intrare de validare active pe 0.

O categorie aparte de decodificatoare sunt utilizate pentru comanda afiajelor cu 7
segmente. n tehnologie CMOS se fabric circuitele 4511 i 4543, cu 4 intrri i 7 ieiri, iar n
tehnologie TTL se produc circuitele 74ALS47 i 74ALS247 pentru afiaje cu anod comun,
respectiv 74ALS48 i 74ALS248 pentru afiaje cu catod comun.
- 4511 este un latch, decodificator i etaj de ieire capabil s furnizeze la ieire un
curent de 25mA, potrivit pentru comanda afiajelor cu 7 LED-uri cu catod comun.
Poate afia i memora doar cifrele 0...9 (afieaz cifrele 6 i 9 de forma: );
Y
0

Y
1

Y
2

Y
3

G
1

A
B
74HC138
C
G
2A

G
2B

Y
4

Y
5

Y
6

Y
7

C B A
0
P =
C B A
1
P =
C B A
2
P =
C B A
3
P =
C B A
4
P =
C B A
5
P =
C B A
6
P =
C B A
7
P =

54
- 4543 este un latch, decodificator i etaj de ieire capabil s furnizeze la ieire un
curent de 25mA, potrivit pentru comanda afiajelor cu 7 LED-uri cu catod comun
(dac intrarea PH = 1), cu anod comun (dac PH = 0), respectiv a afiajelor cu
cristale lichide. Poate afia i memora doar cifrele 0...9 (afieaz cifrele 6 i 9 de
forma: );
- 74ALS47 i 74ALS247 sunt decodificatoare realizate pentru comanda afiajelor
cu 7 LED-uri cu anodul comun (ieirile sunt cu colector n gol), care pot afia 16
combinaii (cifrele 0...9 i alte 5 semne, plus afiaj stins);
cu 7 LED-uri cu catodul comun, care pot afia 16 combinaii (cifrele 0...9 i alte 5
semne, plus afiaj stins); au la ieiri rezistene interne pull-up (2k) ne mai fiind
necesar conectarea unor rezistoare externe ntre ieirile sale i afiaj);
cu 7 LED-uri cu catodul comun (ieirile nu au rezistene interne pull-up), care pot
afia 16 combinaii (cifrele 0...9 i alte 5 semne, plus afiaj stins); 74ALS49 este
identic cu 74ALS48 dar are numai intrarea de validare BI capsula sa fiind de 14
pini.
Decodificatoarele 74ALS47, 74ALS48, 74ALS49 afieaz cifrele 6 i 9 de forma ,
iar 74ALS247, 74ALS428, 74ALS249 de forma .

3.1.2. EXTINDEREA CAPACITII DE DECODIFICARE

Extinderea capacitii este una din cele mai comune probleme din aria de utilizare a
circuitelor integrate digitale, aplicabil practic la toate tipurile de circuite logice:
decodificatoare, codificatoare, multiplexoare, numrtoare, memorii, etc.

3.1.3. APLICAII ALE DECODIFICATOARELOR

1. Identificarea unui cod este chiar funcia fundamental a unui DCD.

2. Implementarea funciilor logice de n variabile, unde n corespunde cu numrul
intrrilor de selecie ale DCD.

Implementarea funciilor logice folosind DCD este foarte avantajoas pentru c ieirile unui DCD binar
reprezint termenii P din exprimarea canonic disjunctiv a funciilor logice. Cu un DCD se pot implementa
mai multe funcii. Numrul funciilor (de acelai numr de variabile binare) ce pot fi implementate nu este
limitat dect de factorul de branament la ieire, ce corespunde ieirilor DCD.

55

Exista dou variante de implementare:
- un DCD + o poart I-NU
- un DCD + o poart I.

n primul caz la intrrile circuitului I-NU se conecteaz ieirile DCD ce corespund termenilor
P cuprini n funcie. Pentru a doua variant, la intrrile circuitului I se conecteaz ieirile DCD ce corespund
termenilor P (termenii necuprini n funcia pe care dorim s-o implementm).

De exemplu: pentru implementarea funciei:
15 7 5 3 0
P P P P P F + + + + = , n = 4 se
folosete un DCD 4/16.
a). implementarea cu DCD + I-NU:

15 7 5 3 0 15 7 5 3 0
P P P P P P P P P P F = + + + + =

3 3
0 0
P Y
P Y
etc.

b). implementarea cu DCD + I:
14 13 12 11 10 9 8 6 4 2 1
14 13 12 11 10 9 8 6 4 2 1
P . P . P . P . P . P . P . P . P . P . P
P P P P P P P P P P P F
=
= + + + + + + + + + + =

Ca s reducem numrul de intrri folosite, se utilizeaz varianta cu I-NU pentru funcii cu maxim 8
termeni P, iar varianta cu I atunci cnd numrul termenilor care nu apar n funcie este mai mic de 8.
Circuitele I-NU se fabric cu 2, 3, 4, 8, 13 intrri, pe cnd circuitele I se fabric cu 2, 3, 4, 8 intrri.
Tem!!! problemele aferente din cartea de aplicaii vezi tema de pe Intranet

3. Comanda afiajelor cu 7 segmente
- comanda afiajelor cu anod comun utiliznd circuite 74HC47 (74HCT47):

- comanda afiajelor cu catod comun utiliznd circuite 74HC49 (74HCT49):

Valoarea rezistoarelor R se determin n funcie de tensiunea de alimentare i de caracteristicile LED-
urilor afiajului (curentul i tensiunea n conducie). Tipic valoarea acestora este cuprins ntre 100 - 500.
Rezistoarele R nu sunt necesare dac se folosesc circuite 74HC48 (74HCT48).
0
Y
5
Y
7
Y
15
Y
3
Y
F
1
Y
4
Y
6
Y
8
Y
2
Y
F
9
Y
11
Y
12
Y
13
Y
10
Y
14
Y
A
LT
BI
74HC47
RBI
B
C
Y
0

Y
1

Y
2

Y
3

Y
4

Y
5

Y
6

D
a
b
c
d
e
f
g
a
b
c
d
e
f
g
V
CC

R
0
1
1
1
0
1
1
A
LT
BI
74HC47
RBI
B
C
Y
0

Y
1

Y
2

Y
3

Y
4

Y
5

Y
6

D
a
b
c
d
e
f
g
a
b
c
d
e
f
g
V
CC

R
0
1
1
1
1
1
0
Anodul
Comun
A
LT
BI
74HC49
RBI
B
C
Y
0

Y
1

Y
2

Y
3

Y
4

Y
5

Y
6

D
a
b
c
d
e
f
g
a
b
c
d
e
f
g
R
0
1
1
1
0
1
1
A
LT
BI
74HC49
RBI
B
C
Y
0

Y
1

Y
2

Y
3

Y
4

Y
5

Y
6

D
a
b
c
d
e
f
g
a
b
c
d
e
f
g
R
1
1
1
1
0
0
1
Catodul
Comun

56

Intrri de validare:
- LT (Lamp Test) activ pe 0, determin aprinderea tuturor segmentelor, permind astfel
verificarea afiajului;
- BI/RBO este un pin care poate fi folosit i ca intrare (BI) i ca ieire (RBO). Ca intrare (BI
Blanking Input) poate comanda stingerea tuturor segmentelor afiajului sau se poate folosi pentru
modulare n intensitate luminoas a afiajului prin aplicarea unui semnal cu o frecven mai mare
de 100Hz i cu factor de umplere variabil (dac factorul de umplere este mic, intensitatea
luminoas va fi mic i invers). Ca ieire (RBO) este ieirea corespunztoare intrrii RBI;

- RBI (Ripple Blank Input) este intrarea de mascare a zerourilor nesemnificative.

Prin legarea la mas a intrrii RBI, nu se afieaz cifra 0 i, numai n acel moment, la
ieirea RBO se obine 0. Pentru stingerea zerourilor nesemnificative se realizeaz
urmtoarele conexiuni ntre decodificatoarele care comand afiajul: intrarea RBI a primului
DCD se leag la 0; ieirea sa RBO se conecteaz la intrarea RBI a urmtorului DCD.
Funcionare:
- afiarea oricrui numr avnd cifra miilor diferit de zero (de ex. 5306):

Primul DCD va afia orice cifr cu excepia lui zero i i va menine ieirea RBO pe 1. Astfel
urmtorul DCD (i toate celelalte) vor afia orice cifr, inclusiv zero, i vor avea ieirea RBO pe 1.

- afiarea oricrui numr avnd cifra miilor egal cu zero (de ex. 0308):

Primul DCD nu va afia cifr zero (va rmne stins) i i va pune ieirea RBO pe 0. Urmtorul DCD
va afia orice cifr cu excepia lui zero i i va menine ieirea RBO pe 1. Astfel toate celelalte DCD vor afia
orice cifr, inclusiv zero, i vor avea ieirea RBO pe 1. n acest mod se va afia numrul 308.

Pentru un numr formate din patru sau mai multe cifre devine mult mai economic
utilizarea unui singur decodificator i folosirea unor metode de multiplexare a afirii.
A
LT
BI
74HC47
RBI
B
C
Y
0

Y
1

Y
2

Y
3

Y
4

Y
5

Y
6

D
a
b
c
d
e
f
g
a
b
c
d
e
f
g
V
CC

R
X
1
1
0
X
X
X
A
LT
BI
74HC47
RBI
B
C
Y
0

Y
1

Y
2

Y
3

Y
4

Y
5

Y
6

D
a
b
c
d
e
f
g
a
b
c
d
e
f
g
V
CC

R
X
1
0
1
X
X
X
Afiaj
aprins
Afiaj
stins
7
74HC47
RBI RBO
1
mii
1
0
7
74HC47
RBI RBO
1
sute
2
7
74HC47
RBI RBO
1
zeci
3
7
74HC47
RBI RBO
1
uniti
4
7
74HC47
RBI RBO
0
mii
1
0
7
74HC47
RBI RBO
1
sute
2
7
74HC47
RBI RBO
1
zeci
3
7
74HC47
RBI RBO
1
uniti
4

57

4. Validarea mai multor surse de date conectate la o linie partajat.

La linia partajat de 1 bit sunt conectate
8 surse de date. Acestea sunt validate individual
de ctre un DCD 3/8 cu ajutorul unui cod de selecie
de 3 bii A, B, C.

Dac 74HC138 este validat i codul este
A = B= 1 i C = 0 rezult Y
3
= 0 i singura
surs de date validat este S.

3.2. DEMULTIPLEXORUL (DMUX)

Funcie: asigur transmiterea datelor provenite de la o singur surs de date unul din
cei m receptori. Selecia receptorului se realizeaz printr-un cod de selecie de n bii (m = 2
n
).

Schema bloc a unui DMUX:

Nu se fabric DMUX-uri dedicate. Funcia pe care o ndeplinete indic posibilitatea
folosirii oricrui DCD care are cel puin o intrare de validare pe post de DMUX. Dac intrarea
de validare este activ pe 0 datele se transmit nemodificate la ieirea selectat (se obine un
DMUX neinversor) iar dac intrarea de validare este activ pe 1 datele se transmit inversate
la ieirea selectat (se obine un DMUX inversor).

Modul n care un DCD 74HC138 devine DMUX i noua semnificaie a intrrilor:

Dac Di = G1a i codul de selecie este A = 1, B = 1, C = 0, datele prezente la intrarea
de date Di se vor regsi nemodificate la ieirea L3 dac circuitul este validat corect.
Dac Di = G2, pentru acelai cod de selecie, datele ajung inversate la L3

Extinderea capacitii de demultiplexare se face similar cu extinderea capacitii de
decodificare ( Tem! problemele aferente din cartea de aplicaii vezi tema de pe Intranet).
Y
0

Y
1

Y
2

Y
3

G
1

A
B
74HC138
C
G
2A

G
2B

Y
4

Y
5

Y
6

Y
7

P
Q
R
S
T
U
V
W
Linie
partajat
G
1

A
B
C
G
2A

G
2B

58

3.3. MULTIPLEXORUL (MUX)

Funcie: permite transmiterea succesiv a datelor provenite de la m surse de date spre
un receptor unic cu ajutorul unui cod de selecie de n bii (
n
m 2 = ).

n cazul general, un MUX este prevzut cu:
- m canale de date de intrare de cte b bii (D
0
, D
1
,, D
m-1
);
- un canal ieire pe b bii (Y);
- un cod de selecie al canalului de intrare (SEL) de n bii (m = 2
n
);
- cel puin o intrare de validare a funcionrii (EN).

Cel mai simplu MUX are 2 intrri (D
0
i D
1
), o ieire (Y)
i o intrare de selecie (A). Funcionare:

0
D Y = dac 0 = A ;

1
D Y = dac 1 = A .
Ecuaia care descrie funcionarea sa este:

1 0
D A D A Y + = .

Un MUX 4/1 necesit 4 pori I-NU, o poart SAU i
minim 2 inversoare. Funcionare:

0
D Y = dac 0 = = B A ;

1
D Y = dac 1 = A i 0 = B ;

2
D Y = dac 0 = A i 1 = B ;

3
D Y = dac 1 = = B A ;
Ecuaia care-i descrie funcionarea este:
B A D B A D B A D B A Do Y + + + =
3 2 1
.

3.3.1. EXEMPLE DE MULTIPLEXOARE

- 74HC(T)151: - este un multiplexor cu m = 8 canale de intrare de 1 bit, 3 linii de
selecie A, B, C, i un canal de ieire de 1 bit.

Structura la nivel de pori i reprezentarea simbolic:

Y
b
EN
SEL
D
0

MUX
D
m-1

b
b
n
A
D
0

D
1

Y
A B
D
0

D
1

D
2

D
3

Y
D
0

D
1

D
2

D
3

EN
A
B
74HC151
C
D
4

D
5

D
6

D
7

Y
Y
D
0

D
1

D
2

D
3

EN
A
B
74HC151
C
D
4

D
5

D
6

D
7

Y
Y
1
1
0
D
0

D
1

D
2

D
3

EN
A
B
74HC151
C
D
4

D
5

D
6

D
7

Y
Y
0
D
3

D
0

D
1

D
2

D
3

D
4

D
5

D
6

D
7

1
1
0
A
B
C
/EN
D
0
D
7
D
6
D
5
D
4
D
3
D
2
D
1

59

Dac 1 = EN ieirea este 0 = Y
Dac 0 = EN , i 1 = = B A i 0 = C , la ieire se regsesc datele de la intrarea D
3
.

Ecuaia care descrie funcionarea MUX 74HC151 este:

)] ( ) ( ) ( ) (
) ( ) ( ) ( ) ( [
7 6 5 4
3 2 1 0
C B A D C B A D C B A D C B A D
C B A D C B A D C B A D C B A D EN Y
+ + + +
+ + + + =

| |
7 7 1 1 0 0
...... P D P D P D EN Y + + + =

- 74HC(T)251: este aproape identic cu circuitul 74HC(T)151 cu urmtoarele
deosebiri:
- ieirile Y i Y prevzute cu inversor i
operator neinversor cu trei stri validate cu
semnalul OE activ pe 0 (Output Enable);
- nu mai exist (i nici nu mai este necesar)
intrarea EN (nlocuit cu OE ).
Dac 1 = OE , ambele ieiri sunt n stare de impedan ridicat Z.

- 74HC(T)157 (4019 i 4519 n tehnologie CMOS): conine patru multiplexoare cu
dou intrri i o ieire fiecare (2/1) cu intrare de validare activ pe 0 ( EN ) i
intrare de selecie (A) comune; m = 2 canale, b = 4 bii, n = 1 bit.

Structura la nivel de pori i reprezentarea simbolic:

Funcionare:
- 1 = EN , liniile
1
L i
2
L sunt pe 0 ceea ce
determin ca i toate ieirile Y
0
,,Y
3
s fie pe 0;
- 0 = EN , porile P
1
, P
2
funcioneaz pentru semnalul
de selecie ca inversoare:
- dac 1 = A atunci 1
1
= L i 0
2
= L ; ieirile porilor
4 sunt pe 0, porile 3 sunt validate i la ieiri se
regsesc datele canalului 1 (
i i
D 1 Y = );
- dac 0 = A atunci 0
1
= L i 1
2
= L ; ieirile
porilor 3 sunt pe 0, porile 4 sunt validate i la
ieiri se regsesc datele canalului 2 (
i i
D 2 Y = );

1D
0

2D
0

EN
A
74HC157
Y
0

2D
1

Y
1

2D
2

Y
2

2D
3

Y
3

1D
1

1D
2

1D
3

0
1
1D
0

2D
0

EN
A
74HC157
Y
0

2D
1

Y
1

2D
2

Y
2

2D
3

Y
3

1D
1

1D
2

1D
3

0
0
0
1D
0

2D
0

EN
A
74HC157
Y
0

2D
1

Y
1

2D
2

Y
2

2D
3

Y
3

1D
1

1D
2

1D
3

0
0
1D
0

2D
0

2D
1

2D
3

1D
3

2D
2

1D
2

1D
1

1D
1

1D
2

1D
3

1D
0
1D
0

2D
0

EN
A
74HC157
Y
0

2D
1

Y
1

2D
2

Y
2

2D
3

Y
3

1D
1

1D
2

1D
3

0
1
1D
0

2D
0

2D
1

2D
3

1D
3

2D
2

1D
2

1D
1

2D
1

2D
2

2D
3

2D
0

A
Y
0

Y
1

Y
2

Y
3

1D
0

1D
1

2D
0

2D
2

1D
2

2D
1

1D
3

2D
3

P
3

P
3

P
4

P
4

P
3

P
3

P
4

P
4

60

Dac 1 = EN toate ieirile sunt 0 =
i
Y .
Dac 0 = EN , i 0 = A la ieiri se regsesc datele de la intrrile 1D
i
.
Dac 0 = EN , i 1 = A la ieiri se regsesc datele de la intrrile 2D
i
.

- 74HC(T)153 (4539 n tehnologie CMOS): dou multiplexoare cu 4 linii de intrare,
o ieire i o intrare de validare fiecare (4/1 avnd m = 4 canale, b = 2 bii, n = 2
bit), codul de selecie (A, B) este comun ambelor multiplexoare.

Dac intrrile de validare 1 = EN
ieirile sunt 0 =
i
Y .
Dac 0 1 = EN , i 0 = A i 1 = B la
ieirea 1Y se regsesc datele de la intrarea
1D
2
iar la ieirea 2Y se regsesc datele de la
intrarea 2D
2
.

3.3.2. EXTINDEREA CAPACITII DE MULTIPLEXARE

1. Extinderea numrului de canale m, fr modificarea numrului de bii b pe canal;
2. Extinderea numrului de bii b, fr modificarea numrului de canale m;
3. Extinderea numrului de canale m i a numrului de bii b pe canal.

3.3.3. APLICAII ALE MULTIPLEXOARELOR

1. Transmiterea succesiv a datelor de la m surse de date la un singur receptor
(aplicaia fundamental).

De exemplu: transmiterea succesiv a datelor de 1 bit
provenite de la 8 surse de date spre un unic receptor se face cu un
74HC151. Cele 8 emitoare se conecteaz la intrrile de date.
Ieirea reprezint receptorul.
Codurile de selecie sunt furnizate de ctre un numrtor
pe 3 bii. Acest circuit are, n principiu, o intrare de tact (CK) i
trei ieiri. n starea sa iniial, toate ieirile sunt pe 0, apoi la
fiecare impuls aplicat intrrii de tact, ieirile comut n strile
urmtoare (000, 001, 010, 011, 100, 101, 110, 111, 000, 001, .).
Astfel se genereaz, n ordine, toate codurile de selecie
i, la ieire, se vor regsi, n ordine datele furnizate de cele 8
emitoare.
1D
0

1D
1

1D
2

1D
3

1EN
A
B
74HC153
1Y
2D
0

2D
1

2D
2

2D
3

2EN
2Y
1D
0

1D
1

1D
2

1D
3

1EN
A
B
74HC153
1Y
2D
0

2D
1

2D
2

2D
3

2EN
2Y
1
0
0
1D
0

1D
1

1D
2

1D
3

1EN
A
B
74HC153
1Y
2D
0

2D
1

2D
2

2D
3

2EN
2Y
0
0
1
1D
3

1D
0

1D
1

1D
2

1D
2

2D
0

2D
1

2D
2

2D
3

2D
2

0
D
0

D
1

D
2

D
3

EN
A
B
74HC151
C
D
4

D
5

D
6

D
7

Y
Y
CK
Num.
3 bii
8 emitoare
de 1 bit
1 receptor
de 1 bit

61
2. Conversia paralel-serie a unui cuvnt binar de m bii se bazeaz pe utilizarea
unui MUX cu m canale de cte 1 bit.

De exemplu, pentru conversia paralel-serie a unui cuvnt
binar de 8 bii se poate folosi MUX 74HC151. Cei 8 bii ai cuvntului
binar se aplic paralel la intrrile de date ale MUX-ului.
Codurile de selecie sunt furnizate, n ordine, de ctre un
numrtor pe 3 bii. La ieirea MUX-ului apar succesiv, bit cu bit, cei
8 bii ai cuvntului binar. Dup 8 impulsuri de tact (CK) la ieire se
obine ntregul cuvnt, n form serial.

3. Implementarea funciilor logice
Spre deosebire de DCD care permit implementarea unui numr orict de mare de funcii n acelai timp,
MUX-ul, avnd o singur ieire, permite implementarea unei singure funcii logice.
n acest scop, se utilizeaz MUX-uri care au b = 1. Implementarea se bazeaz pe relaia de funcionare a
MUX-ului care exprima dependena ieirii Y de codul de selecie i datele de intrare.
Prin utilizarea unui MUX care are codul de selecie de n bii se pot implementa orice funcii de:
- n variabile (conectate la intrrile codului de selecie, intrrile de date fiind conectate la 0 sau
1);
- n + 1 variabile (n variabile conectate la intrrile de selecie i o variabil la intrrile de date);
- n + 2(3,4,5,) variabile dac una (2,3,4,..) se pot da factor comun (variabilele care se dau factor
comun se conecteaz direct sau prin intermediul unor pori logice la intrarea de validare).

3.4. CODIFICATORUL (CD)

Funcie: furnizeaz, la ieire, un cod de n bii corespunztor aceleia dintre cele m
intrri ale sale care este activat. De regul, CD are m linii de intrare iar codul este furnizat pe
n biii. Fiecrei linii de intrri i corespunde un cod distinct, fiind valabil relaia: n>log
2
m.
Exemplificarea structurii interne a unui codificator se face considernd codificarea n
binar a cifrelor zecimale 0,, 9. n acest caz sunt necesare m = 10 intrri iar numrul de bii
ai codului de ieire este n>log
2
10 = 3,33. Deoarece numrul de bii trebuie s fie un numr
ntreg, se alege n > 4.
Reprezentarea simbolic a unui astfel de CD evideniaz cele 10 intrri (I
0
, , I
9
) i
cele 4 ieiri (Y
0
, , Y
3
). Cu ajutorul celor 4 bii de la ieire s-ar putea codifica 16 intrri. n
aceast aplicaie 6 dintre codurile posibile nu se vor utiliza (sunt redundante).
Din cele 16 coduri posibile, se aleg primele 10 coduri n ordine natural cresctoare.
Tabelul de funcionare al codificatorului este:

Linia
activ
Y
3
Y
2
Y
1
Y
0
I
0
I
1
I
2
I
3
I
4
I
5
I
6
I
7
I
8
I
9

0
0
0
0
0
0
0
0
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
0
0
1
1
0
0
0
1
0
1
0
1
0
1
0
1
I
7

I
6

CD
Y
3

I
4

Y
2

I
2

Y
1

I
0

Y
0

I
5

I
3

I
1

I
8

I
9

D
0

D
1

D
2

D
3

EN
A
B
74HC151
C
D
4

D
5

D
6

D
7

Y
Y
CK
Num.
3 bii
8 intrri
paralel
Ieirea
serie

62

Cele 4 ieiri se determin cu relaiile:

9 8 3
I I Y + = ,

7 6 5 4 2
I I I I Y + + + = ,

7 6 3 2 1
I I I I Y + + + = ,

9 7 5 3 1 0
I I I I I Y + + + + = .

Obs.1:. n aceste funcii nu intervine I
0
. nseamn c dac intrrile I
1
,....I
9
sunt inactive
(adic sunt toate pe 0), codul furnizat la ieiri trebuie s fie 0000.
Obs.2: CD nu se fabric ca i circuite integrate distincte. Ele fac parte din structura
intern a unor circuite cu complexitate mai mare.

Dezavantajul major al acestor codificatoare (denumite
neprioritare) este acela c, nu funcioneaz corect n situaii n care
se activeaz simultan dou sau mai multe intrri. De exemplu dac
se activeaz simultan intrrile I
6
si I
9
, atunci codul de ieire este
1111.
CD neprioritare se pot utiliza n aplicaii n care nu sunt activate
simultan dou sau mai multe intrri.

3.4.1. CODIFICATOARE PRIORITARE (CDP)

Principalele proprieti ale CDP:
- CDP se fabric ca i CI distincte, dar pot fi i integrate n CID mai complexe;
- nltur principalul dezavantaj al CD-urilor neprioritare. n cazul activrii
simultane a dou sau mai multe intrri, CDP furnizeaz la ieire codul
corespunztor intrrii cu cea mai mare prioritate dintre cele activate.
CDP atribuie prioriti intrrilor. Uzual, intrarea cu indice mai mare este prioritar
fa de intrrile cu indicele mai mic. n cazul activrii simultane a dou sau mai multe intrri,
codul de ieire va corespunde intrrii cu prioritate maxim. Gradul de prioritate al intrrii se
stabilete prin structura intern a circuitului integrat

Un CDP cu 8 intrri prioritare are reprezentarea simbolic:
- I
7
- intrarea cu prioritate maxim;
- I
0
intrarea cu prioritate minim;
- Y
0
, Y
1
, Y
2
cele trei ieiri la care se obine codul
corespunztor intrrii activate;
- EI (ENABLE INPUT) intrare de validare (dac
circuitul nu este validat, ieirile Y
0
, Y
1
, Y
2
sunt pe 0);
- EO (ENABLE OUTPUT) ieire de validare, utilizat pentru validarea intrrii EI
a unui circuit similar cu intrri avnd prioritate imediat inferioar n cazul n care
nu este activat nici o intrare I
7
,...I
0
. Funcionarea ieirii EO poate fi descris de
relaia: ) ... (
0 6 7
I I I EI EO = .

I
7

I
6

CD
Y
3

I
4

Y
2

I
2

Y
1

I
0

Y
0

I
5

I
3

I
1

I
8

I
9
1
1
1
1
1
1

63

3.4.2. DETERMINAREA STRUCTURII UNUI CODIFICATOR
PRIORITAR CU 8 INTRRI I 3 IEIRI

Prima etap: - reprezentarea tabelului de funcionare pentru un CD neprioritar cu 8
intrri i un cod de ieire pe 3 bii.

Linia
activ
'
2
Y
'
1
Y

'
0
Y

I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
1
1
1
1
0
0
0
0
1
1
0
0
1
1
0
0
1
0
1
0
1
0
1
0

Etapa 2: Fiecrei intrri i se atribuie o anumit prioritate. Atribuirea se face cu
ajutorul unor variabile intermediare Z care substituie variabilele I:

7 7
I Z = corespunde intrrii cu prioritate maxim;

6 7 6
I I Z = dac I
7
nu este activat, I
6
rmne cea mai prioritar intrare;

5 6 7 5
I I I Z = dac I
7
i I
6
sunt inactivate, I
5
rmne cea mai prioritar intrare;

0 1 2 3 4
5
6 7 0
I I I I I I I I Z = dac I
7
, I
6
, , I
1
sunt inactivate, I
0
rmne cea
mai prioritar intrare;

Etapa 3: Funciile de ieire ale codificatorului prioritar sunt:

4 5 6 7 2
Z Z Z Z Y + + + = ,

2 3 6 7 1
Z Z Z Z Y + + + = ,

1 3 5 7 0
Z Z Z Z Y + + + = .
n ultimele relaii se nlocuiesc variabilele Z cu relaiile lor de definire (conform etapei
2) i se obin dependenele ieirilor Y n funcie de intrrile prioritare. Acestea se minimizeaz
i apoi se implementeaz.

3.4.3. CODIFICATORUL PRIORITAR 74HC(T)148

74HC(T)148 este cel mai utilizat CDP. Caracteristicile sale sunt:
- 8 intrri active pe 0 I
7
, , I
0
dintre care:
- I
7
este intrarea cu prioritate maxim;
- I
0
este intrarea cu prioritate minim;
- Y
0
, Y
1
, Y
2
, trei ieiri active pe 0 la care se obine codul
corespunztor intrrii activate.
- EI (Enable Input) intrare de validare activ pe 0;
4 5 6 7
'
2
I I I I Y + + + = ,
2 3 6 7
'
1
I I I I Y + + + = ,
1 3 5 7
'
0
I I I I Y + + + = .
I
7

I
6

I
5

I
4

EI
74HC148
Y
2

I
3

I
2

I
1

I
0

Y
1

Y
0

GS
EO

64
- EO (Enable Output) ieire de validare activ pe 0 dac circuitul este validat i
nici una dintre intrrile I
0
,,I
7
nu este activat;
- GS (Group Select) ieire activ pe 0 dac circuitul este validat i cel puin una
dintre intrrile circuitului este activ.

Exemplificarea funcionrii circuitului 74HC(T)148:

- dac 1 = EI , circuitul nu este validat, toate ieirile sunt pe 1;
- dac 0 = EI :
- toate intrrile sunt pe 1, Y
0
, Y
1
, Y
2
, i GS sunt pe 1, 0 = EO ;
- numai intrarea I
6
= 0, Y
0
= 1, Y
1
= Y
2
= 0, 0 = GS i 1 = EO ;
- intrrile I
5
i I
2
activate simultan, se obine la ieiri codul corespunztor intrrii
cu prioritate mai mare adic I
5
; Y
0
= 0, Y
1
= 1, Y
2
= 0, 0 = GS i 1 = EO .

3.4.4. EXTINDEREA NUMRULUI DE INTRRI ALE CDP

Pentru obinerea unui CDP cu 16 intrri se folosesc dou circuite 74HC(T)148
conectate ca n figur. Primul circuit este prioritar fa de al doilea. Intrrile, active pe 0,
sunt I
15
, I
14
, , I
0
(I
15
are prioritate maxim). Ieirea Y
0
este ieirea Y
01
a primului circuit sau
ieirea Y
02
a circuitului 2 (
02 01 0
Y Y Y + = ). Ieirea Y3 este chiar ieirea 1 EO deoarece ea este
activ cnd este activat una dintre liniile I
15
, ., I
8
.

Funcionare:
- Dac circuitul 1 are cel puin o intrare
activ 0 1 = GS (implicit 1 = GS ) i 1 1 = EO i
circuitul 2 nu este validat. Codul de ieire va
corespunde intrrii activate cu prioritatea cea mai
mare a circuitului 1. De ex. dac cea mai
prioritar intrare este I
13
, se obine la ieire codul
Y
3
Y
2
Y
1
Y
0
1101, Y
3
= 1 deoarece 1 1 = EO ;
- Dac circuitul 1 nu are nici o intrare
activ 0 1 = EO , atunci circuitul 2 este validat.
Dac una din intrrile circuitului 2 este activ,
atunci 0 2 = GS (implicit 1 = GS ). Dac, de ex.
este activ linia I
4
se obine la ieire codul
Y
3
Y
2
Y
1
Y
0
0100, Y
3
= 0 deoarece 0 1= EO ;
I
7

I
6

I
5

I
4

EI
74HC148
Y
2

I
3

I
2

I
1

I
0

Y
1

Y
0

GS
EO
I
7

I
6

I
5

I
4

EI
74HC148
Y
2

I
3

I
2

I
1

I
0

Y
1

Y
0

GS
EO
I
15

I
14

I
13

I
12

I
11

I
10

I
9

I
8

I
7

I
6

I
5

I
4

I
3

I
2

I
1
I
0

2 GS 1 GS GS + =
1 EO
3
y =
02
y
01
y
0
y + =
12
y
11
y
1
y + =
22
y
21
y
2
y + =
I
7

I
6

I
5

I
4

EI
74HC148
Y
2

I
3

I
2

I
1

I
0

Y
1

Y
0

GS
EO
1
1
1
1
1
1
I
7

I
6

I
5

I
4

EI
74HC148
Y
2

I
3

I
2

I
1

I
0

Y
1

Y
0

GS
EO
0
1
1
1
0
1
1
1
1
1
1
1
1
1
I
7

I
6

I
5

I
4

EI
74HC148
Y
2

I
3

I
2

I
1

I
0

Y
1

Y
0

GS
EO
0
0
0
1
1
0
1
0
1
1
1
1
1
1
I
7

I
6

I
5

I
4

EI
74HC148
Y
2

I
3

I
2

I
1

I
0

Y
1

Y
0

GS
EO
0
1
0
0
1
0
1
1
0
1
1
1
0
1
1
2

65
- Dac nici una din cele 16 intrri nu este activ, ambele circuite sunt validate, iar
codul de ieire este Y
3
Y
2
Y
1
Y
0
0000 i 0 = GS .

3.4.5. APLICAII ALE CDP

Aplicaia principal: arbitrarea ntreruperilor ntr-un microsistem realizat cu un
microprocesor sau microcontroler:

- acestea prelucreaz informaia ntr-o anumit succesiune stabilit de programul
principal;
- microsistemul este interconectat cu periferice;
- programul principal poate fi ntrerupt printr-o solicitare din partea unui periferic;
- satisfacerea unei solicitri de ntrerupere din partea unui periferic are loc astfel:
- perifericul pune pe 0 linia de intrare care-i corespunde;
- astfel se activeaz GS ( 0 = GS ), atenionnd microprocesorul c a fost cerut
o ntrerupere;
- microprocesorul termin secvena de lucru din programul principal i trece la
deservirea ntreruperii;
- el citete codul furnizat de CDP, i pe baza acestuia face un salt la adresa de
nceput a subrutinei de deservire a perifericului;
- se execut subrutina de deservire a perifericului;
- dup terminarea acesteia, microprocesorul revine la programul principal;
- dac mai sunt i alte cereri de ntrerupere, microprocesorul le deservete n
ordinea prioritii, pn cnd 1 = GS .

3.5. COMPARATORUL NUMERIC (CN)

Funcie: determin valoarea relativ a dou numere binare, A i B, care au acelai
numr de bii. Dac numerele sunt de b bii A (a
b-1
a
b-2
a
1
a
0
) i B (b
b-1
b
b-2
b
1
b
0
),
comparatorul are 2b intrri i urmtoarele ieiri:
- F
e
activ dac cele dou numere sunt egale (A = B);
- F
s
activ dac numrul A este mai mare dect numrul B (A > B);
- F
i
activ dac numrul A este mai mic dect numrul B (A < B);
Obs: 1. Nu ntotdeauna comparatorul numeric are trei ieiri. Fi poate lipsi, ea
obinndu-se cu relaia
e s i
F F F . = .
1
0
1
I
7

I
6

I
5

I
4

EI
74HC148
Y
2

I
3

I
2

I
1

I
0

Y
1

Y
0

GS
EO
Micro-
procesor
Periferice
Cerere ntrerupere
periferic 7
0
0
0
1
1
1
1
1
0
1

66
2. Sunt adevrate i relaiile
i s e
F F F . = i
i e s
F F F . = .
Un CN pentru dou numere binare A i B de b bii se compune din b comparatoare
elementare pentru dou numere binare de cte un bit (acelai bit pentru A i B) i din alte
circuite auxiliare.

3.5.1. COMPARATOARE NUMERICE ELEMENTARE

Comparatoarele numerice elementare compar dou numere binare A = (a
0
) i B = (b
0
)
de 1 bit. Ele funcioneaz pe baza urmtorului tabel:

a
0
b
0
F
e
F
s
F
i
0
0
1
1
0
1
0
1
1
0
0
1
0
0
1
0
0
1
0
0

Ieirile comparatorului se determin cu relaiile:

0 0 0 0 0 0
b a b a b a Fe = + =

0 0
b a Fs =

0 0
b a Fi =
Schema comparatorului numeric elementar:

3.5.2. COMPARATOARE NUMERICE PE 4 BII

Compar dou numere binare de cte 4 bii: A = (a
3
a
2
a
1
a
0
) i B = (b
3
b
2
b
1
b
0
).
a). Cele dou numere A i B sunt egale dac toi biii de acelai rang sunt egali ntre ei.
Aceast condiie se scrie sub forma:

0 1 2 3 e e e e e
f f f f F = ;

b) Condiia de superioritate F
s
: A > B dac (a
3
>a
3
) SAU (a
3
=b
3
I a
2
>b
2
) SAU (A
3
=B
3

I A
2
=B
2
I A
1
>B
1
) SAU (A
3
=B
3
I A
2
=B
2
I A
1
=B
1
I A
0
>B
0
) adic:

0 1 2 3 1 2 3 2 3 3 s e e e s e e s e s s
f f f f f f f f f f F + + + =

c) Condiia de inferioritate Fi: A < B se obine la fel ca cea de superioritate:

0 1 2 3 1 2 3 2 3 3 i e e e i e e i e i i
f f f f f f f f f f F + + + =
Relaiile obinute se implementeaz cu pori I i SAU.

3.5.3. COMPARATOR NUMERIC PE 4 BII 74HC(T)85

74HC(T)85 este un CN pentru dou numere binare A i B de cte 4 bii. Are:
- de dou ori cte 4 intrri pentru biii numerelor A i B;
Fe
Fs
Fi
a
0

b
0

67
- 3 intrri de interconectare
'
e
F ,
'
s
F ,
'
i
F , cu un
comparator de 4 bii cu semnificaie imediat
inferioar;
- trei ieiri Fe, Fs i Fi.
Implementarea lui F
e
se face pe baza relaiei:

'
3 2 1 0 e e e e e
F f f f f Fe =
Dac se compar biii de rang 0...3,
'
e
F se pune pe 1 iar dac se compar biii de
rang 47 (sau mai mare),
'
e
F se conecteaz la ieirea Fe a circuitului anterior.
Implementarea lui F
s
se face pe baza relaiei:

'
0 1 2 3 0 1 2 3 1 2 3 2 3 3 s e e e e s e e e s e e s e s s
F f f f f f f f f f f f f f f F + + + + = .
Dac se compar biii de rang 03,
'
s
F se leag la 0 iar dac se compar biii de
rang 4...7 (sau mai mare)
'
s
F se conecteaz la ieirea F
s
a circuitului anterior.
Implementarea lui F
i
se face la fel ca implementarea lui Fs.

3.5.4. COMPARATOR NUMERIC PE 8 BII REALIZAT CU
CIRCUITE 74HCT85

Schema comparatorului pentru dou numere binare pe 8 bii A (a
7
a
6
a
1
a
0
) i B
(b
7
b
6
b
1
b
0
) este:

Comparatorul 1 are influen asupra deciziei comparatorului 2, doar dac a
4
=b
4
, a
5
=b
5
,
a
6
=b
6
, a
7
=b
7
.

3.5.5. COMPARATOR NUMERIC PE 8 BII 74HC682

74HC682 are 2 x 8 intrri active pe 1 i dou ieiri
Fe, Fs active pe 0. Obinerea ieirii Fi necesit utilizarea
unei pori I-NU cu dou intrri.

3.5.6. COMPARATOR NUMERIC PE 16 BII REALIZAT CU
CIRCUITE 74HC682

Se utilizeaz dou circuite 74HC682 conectate ca n figur. Realizarea sa se bazeaz
pe relaiile:
2 1 2 1 e e e e
F F F F Fe + = =
3
,
2
,
1
,
0
a a a a
74HCT85
'
i
F
'
e
F
'
s
F
Fi
Fe
Fs
4 4
3
,
2
,
1
,
0
b b b b
3
,
2
,
1
,
0
a a a a
74HCT85
'
i
F
'
e
F
'
s
F
Fi
Fe
Fs
4 4
3
,
2
,
1
,
0
b b b b
7
,
6
,
5
,
4
a a a a
74HCT85
'
i
F
'
e
F
'
s
F
Fi
Fe
Fs
4 4
7
,
6
,
5
,
4
b b b b
1
+5V
2
74HC682
8
8
Fe
Fs
A
B
e
F
s
F
i
F
A
B

68
) (
1 2 2 1 2 2 1 2 2 s e s s e s s e s
F F F F F F F F F Fs + = + + = + = .

3.6. SUMATORUL

Funcie: permite efectuarea operaiilor aritmetice de adunare (sau scdere) cu dou
numere binare avnd un numr egal de bii. Orice sumator pe mai muli bii este construit din
sumatoare elementare pe un bit.
Sumatoarele elementare pe un bit pot fi:
- semisumatoare (sumatorul pentru bitul zero) care nu ine seama de transportul de
la bitul cu semnificaie imediat inferioar;
- sumatoare complete pe un bit care in cont de transportul de la bitul cu
semnificaie imediat inferioar.

3.6.1. SEMISUMATORUL

Semisumatorul are:
- dou intrri pentru cele dou numere binare de 1 bit notate cu x
0
i y
0
;
- dou ieiri care genereaz:
- S
0
suma celor dou numere;
- C
1
transportul ctre bitul 1 (Carry).

Pe baza tabelului de funcionare se deduce structura intern a semisumatorului.

x
0
y
0
S
0
C
1

0 0 0 0
1 0 1 0
0 1 1 0
1 1 0 1

3.6.2. SUMATORUL COMPLET PE UN BIT

Sumatorul complet pe un bit ine cont de transportul de la bitul de semnificaie imediat
inferioar Cn. Are intrrile Xn, Yn, Cn i ieirile Sn, Cn+1. Funcionarea sa se bazeaz pe
tabelul:
74HC682
8
8
Fe
Fs
A
B
74HC682
8
8
Fe
Fs
A
B
2
1
7
,...,
0
a a
7
,...,
0
b b
15
,...,
8
b b
15 ,...,
8
a a
1 e
F
1 s
F
2 e
F
2 s
F
e
F
s
F

69

x
n
y
n
C
n
S
n
C
n+1

0 0 0 0 0
0 0 1 1 0
1 0 0 1 0
1 0 1 0 1
0 1 0 1 0
0 1 1 0 1
1 1 0 0 1
1 1 1 1 1

Din tabel se deduc relaiile care-i descriu funcionarea:

n n n n n n n n n n n n n n
n n n n n n n n n n n n n n n n n
Y X C Y X C Y X C Y X Y X C
Y X Y X Cn C Y X C Y X C Y X C Y X S
= + = + +
+ + = + + + =
) (
) (

n n n n n
n n n n n n n n n
n n n n n n n n n n n n n
Y X Y X C
C C Y X Y X Y X C
C Y X C Y X C Y X C Y X C
+ =
= + + + =
= + + + =
+
) ( ) (
1

Prin implementarea relaiilor obinute anterior, se
obine urmtoarea schem a sumatorului complet de 1 bit.

Timpii de propagare de la intrri la ieiri (considernd
NU I
p
XOR
p
t t

= 3 i
NU I
p
SAU
p
I
p
t t t

= = 5 , 1 ) sunt:

NU I
p
XOR
p
S
p
t t t

= = 6 2

NU I
p
SAU
p
I
p
XOR
p
C
p
t t t t t

= + + = 6

Pentru realizarea unor sumatoare rapide pe mai
muli bii este esenial ca generarea transportului s se fac
ntr-un timp ct mai scurt. Prin nlocuirea porilor I i
SAU cu pori I-NU se obine:

NU I
p
NU I
p
XOR
p
C
p
t t t t

= + = 5 2 .

Reducerea, n continuare, a timpului de propagare se poate face, prin minimizarea
relaiei lui transportului Cn+1 cu ajutorul diagramei VK. Relaia de definirea a lui Cn+1 este:

n n n n n n n n n n n n n
C Y X C Y X C Y X C Y X C + + + =
+1

Dac se consider Xn bitul de semnificaie minim
(A), Yn bitul (B) i Cn bitul (C) atunci diagrama VK este:

n n n n n n n
Y X C Y C X C + + =
+1

4 5 7 6
Yn
0 1 3 2
Xn
Cn 1 1
1
1
XnYn
XnCn
XnCn

70
Prin implementare se obine schema (i reprezentarea simbolic aferent):

Timpul de propagare obinut este
NU I
p
SAU
p
I
p
C
p
t t t t

= + = 3 . Prin nlocuirea
porilor I i SAU cu pori I-NU se obine
NU I
p
C
p
t t

= 2

3.6.3. SUMATORUL BINAR PE 4 BII 74HC83

Schema acestui sumator este format din patru sumatoare complete pe un bit
interconectate ca n figur

Intrarea C
0
se conecteaz la 0 dac circuitul este folosit pentru nsumarea a dou
numere cu 4 bii, deoarece nu exist transport de la un bit cu semnificaie mai mic. Cnd se
extinde numrul de bii folosind dou sau mai multe circuite conectate n cascad se leag
intrarea C
0
la ieirea C
4
a circuitului anterior.

Acest sumator este un sumator cu propagarea succesiv a transportului. Valorile
corecte ale sumelor se stabilesc succesiv n timp ncepnd cu S
0
i terminnd cu S
3
pe msura
generrii succesive a transportului de la un sumator elementar la altul.
ntrzierea cea mai mare apare pentru numerele:

cnd fiecare sumator de 1 bit
genereaz un transport de 1. Timpul n care se obine suma corect la ieiri, n cel mai defavorabil caz, poate fi
de sute de ns (foarte, foarte mare i deranjant!)

3.6.4. SUMATORUL BINAR PE 4 BII 74HC(T)283

Circuitul 74HC(T)283 reprezint un sumator cu transport anticipativ, care prin
creterea complexitii schemei sumatoarelor de 1 bit permite generarea anticipativ, mult mai
rapid, a transporturilor C
4
, C
3
, C
2
, C
1
. Acest lucru asigur obinerea unui timp de propagare
pn la stabilirea unor valori ferme la toate ieirile de cel mult 50ns.
Suma aferent bitului i se obine cu relaia:

i i i i
c y x s = .
C
o

71

Transportul c
i
se genereaz de ctre blocul CLA din intrrile x
0
, x
i-1
, y
0
, y
i-1
i c
0
.
Blocul (matricea) de anticipare a transportului Carry Lock
Ahead (CLA) funcioneaz pe baza urmtoarelor principii:
- etajul i genereaz transport (c
i+1
=1) dac = =
i i
y x 1;
- etajul i propag transportul venit din exterior (c
i+1
=1)
dac cel puin una din intrrile x
i
sau y
i
este pe 1.

Notnd:
i i i
y x p + = i
i i i
y x q =
ieirea de transport se scrie sub forma:

i i i 1 i
c p q C + =
+

Dezvoltnd recursiv aceast relaie, se obine:

0 0 0 1
c p q c + =

1 1 1 2
c p q c + =
0 0 1 0 1 1 2
c p p q p q c + + =

2 2 2 3
c p q c + =
0 0 1 2 0 1 2 1 2 2 3
c p p p q p p q p q c + + + =

3 3 3 4
c p q c + = .. + + =
2 3 3 4
q p q c

Astfel transportul aferent bitului i (c
i
) se genereaz cu o ntrziere de 4,5t
pI-NU
datorat
celor dou pori SAU i a porii I necesare pentru implementarea lui c
i
.

Exist i 74HC583 care adun 2 numere zecimale codate binar. Se genereaz semnalul
C
4
dac suma depete numrul 9. Dac la o intrare se aplic un cod ntre 10-15 el face
automat conversia i genereaz carry.

3.6.5. DIFERENIATORUL PENTRU DOU NUMERE
BINARE PE 4 BII REALIZAT CU 74HC83 SAU 74HC283

Sumatoarele pot fi folosite i pentru a obine diferena a dou numere binare. Diferena
X-Y se scrie sub forma unei adunri de forma X + (-Y). Numrul Y este inversul numrului
Y i se obine n complement fa de doi, adic se inverseaz bit cu bit i la rezultatul final se
adaug un 1 ( 1 Y Y + = ).
De ex. 7 = 0111
-7 = 1000+0001=1001

Un difereniator se obine dac:
- se conecteaz 4 inversoare la intrrile Y;
- se leag C
0
la 1;
- se modific semnificaia transportului Carry n mprumut /Barrow.

Obs: Orice sumator de n bii poate fi fcut s funcioneze ca un circuit de scdere
complementnd bit cu bit scztorul i tratnd semnalele de transport (din i spre exterior) ca
semnale de mprumut (din i spre exterior) cu nivel activ opus.

x
o

y
o

c
o

x
i-1

y
i-1

x
i

y
i

c
i

s
i

CLA

72

3.6.6. UNITI ARITMETICE-LOGICE (ALU)

Sunt CLC-uri care pot realiza diferite operaii aritmetice i logice cu doi operanzi de b
bii. Operaia ce urmeaz a fi executat este selectat cu ajutorul unor intrri de selecie.
ALU tipice lucreaz cu doi operanzi de cte 4 bii i au ntre 3 i 5 intrri de selecie
permind realizarea a pn la 32 de funcii diferite.

Cel mai reprezentativ circuit: 74HC181:
- 2x4 intrri active pe 0 pentru cei doi operanzi;
- 4 ieiri active pe 0 (Y
0
,,Y
3
);
- 4 intrri (active pe 1) de selecie a funciei ndeplinite (S
0
,,S
3
);
- intrare M prin care se selecteaz tipul operaiei efectuate:
- M = 0 operaii aritmetice;
- M = 1 operaii logice;
- intrare de transport de la bitul de semnificaie inferioar CIN;
- ieire de transport spre bitul de semnificaie superioar COUT;
Dac M = 1 se efectueaz operaii logice, fiecare ieire fiind funcie numai de
intrrile celor doi operanzi. ntre etaje nu se propag transport iar CIN i COUT sunt ignorate.
Dac M = 0 se efectueaz operaii aritmetice, ntre etaje se propag transporturi, se
ine cont de intrarea CIN i se genereaz transport la ieirea COUT.
Circuitele 74HC181 se pot cascada obinndu-se ALU pentru operanzi cu mai mult de
4 bii.

Alte ALU sunt 74HC381 i 74HC382. Acestea au numai 3 intrri de selecie a
funciilor realiznd cele mai uzuale operaii (A minus B, B minus A, A plus B, B A , A+B,
AB). Singura deosebire dintre cele dou const n faptul c la 381 generarea transportului se
face succesiv iar la 382 anticipativ.

3.7. DETECTOR/GENERATOR DE PARITATE/IMPARITATE

Este un CLC care determina paritatea sau imparitatea numrului de intrri aflate pe
1, genernd un bit de paritate sau imparitate. Este utilizat pentru detectarea erorilor de
transmisie a informaiei binare.
Se bazeaz pe detectoare elementare de imparitate/paritate cu dou intrri care
funcioneaz conform tabelului:

I
0
I
1
IMP PAR
0 0 0 0
1 0 1 0
0 1 1 0
1 1 0 1

Obs: Din tabelul de funcionare se deduce c:
- ieirea detectorului de IMPAR este pe 1 dac la intrri se aplic un numr impar de 1.
- ieirea detectorului de PAR este pe 1 dac la intrri se aplic un numr par de 1.

Generatoarele de imparitate pentru un numr mai mare de bii se bazeaz pe
urmtoarele structuri:
Y
0

Y
1

Y
2

Y
3

A
COUT
M
74HC181
CIN
B
C
4
4
4
S
0
,,S
3

a
0
,,a
3

b
0
,,b
3

I
0
I
0

I
1
I
1

PAR IMP

73
1. Structur n lan:
Caracteristicile acestei structuri pentru n intrri sunt:
- numrul de pori XOR folosite pentru n intrri: n-1;
- timpul de propagare pe traseul cel mai lung
pXOR
t n
p
t = ) 1 ( ;
- numrul de intrri n poate fi i par i impar.

2. Structur arborescent:
Caracteristicile acestei structuri sunt:
- numrul de pori XOR folosite pentru n intrri: n-1;
- timpul de propagare
pXOR
t n
p
t = )
2
(log este mai
mic dect la structura n lan;
- numrul de intrri n trebuie s fie par.

Orice detector de imparitate se poate transforma ntr-unul de paritate prin folosirea
unui inversor suplimentar. Astfel de circuite permit utilizatorului, n funcie de aplicaie, s
aleag funcia ndeplinit, stabilind printr-un bit dac circuitul funcioneaz ca un detector de
paritate (PAR) sau imparitate (IMPAR).
Funcionare:
- P = 1, ultimul XOR este un inversor, se obine un detector de
paritate;
- P = 0, ultimul XOR este un operator neinversor, se obine un
detector de imparitate.

3.7.1. DETECIA UNEI ERORI LA TRANSMISIA DATELOR

Un sistem de transmisie a datelor este format dintr-o surs de date pe 4 bii i un
receptor de date. Pe firele de legtur dintre surs i receptor pot s apar perturbaii care s
modifice o anumit dat transmis. Sistemul permite detecia unei singure erori de transmisie.
Pentru detecia acesteia se utilizeaz un generator de IMPAR la emisie i un detector
de PAR/IMPAR la recepie.

Funcionare:
- n absena unei erori de transmisie: presupunem c se transmit datele 1011.
Generatorul de imparitate are 3 intrri pe 1 i-i va pune ieirea Y pe 1. La recepie,
detectorul devine de paritate (deoarece intrarea sa P este conectat la ieirea generatorului de
imparitate de la emisie care este pe 1). El are la intrri 3 de 1 astfel nct ieirea sa va fi
pe 0 semnalnd absena erorii de transmisie.
I
0

I
1

I
2

I
n-1

IMP
1
0
1
1
0
0
1
IMP
1(1)
I
0

I
1

I
2

I
3

1(0)
1(0)
0(1)
0(0)
1(0)
1(1)
1(0)
I
4

I
5

I
6

I
7

1(1)
1(1)
1(0)
0(0)
0(0)
1(0)
0(1)
I
0

I
1

I
2

I
3

P Y
1
I
0

I
1

I
2

I
3

P Y
Generator de
imparitate
Detector de
paritate
Surs
de
date
Receptor
de date
Eroare de
transmisie
1
0
1
1
1
1
0
1
0
Perturbaii
I
0

I
1

I
2

I
3

P Y
1
I
0

I
1

I
2

I
3

P Y
Generator de
imparitate
Detector de
paritate
Surs
de
date
Receptor
de date
Eroare de
transmisie
1
0
1
1
1
1
1
1
1
Perturbaii

74
- n prezena unei erori de transmisie: presupunnd c se transmit aceleai date, la
recepie ajung patru de 1 (sau numai doi de 1). Detectorul de paritate i va pune astfel
ieirea pe 1 i va semnala prezena unei erori de transmisie.
Obs: Sistemul semnalizeaz apariia unei singure erori de transmisie pe oricare din
cele 5 linii (4 linii de date i o linie care indic paritatea/imparitatea datelor transmise).

3.7.2. CIRCUITE INTEGRATE DEDICATE

Cele mai utilizate generatoare/detectoare de paritate/imparitate sunt:
- 74HC(T)180:
- are 8 intrri; 2 ieiri PAR i IMPAR; 2 intrri de interconectare;
- structur arborescent;
- se folosete pentru detectarea erorilor de transmisie.
- 74HC(T)280:
- are 9 intrri; 2 ieiri PAR i IMPAR;
- structura n lan;
- este folosit pentru detectarea erorilor de memorare ale unui cuvnt binar de 8
bii. Verific dac informaia citit din memorie are aceeai paritate ca i cea nscris. n
memorie se memoreaz alturi de cei 8 bii de informaie i un al 9-lea bit de paritate. Valoarea
acestuia este 1 dac un numr par de bii de informaie sunt pe 1 i 0 n caz contrar. n
permanen ntre biii de informaie i bitul de paritate trebuie s existe concordan. n caz
contrar exist o eroare.

3.8. HAZARDUL COMBINAIONAL

Studiul funcionrii circuitelor combinaionale se face, cel mai frecvent, doar
analiznd strile stabile i ignornd timpii de propagare. Dac se ine cont i de timpii de
propagare se observ existena unor glitch-uri (glitch = un impuls scurt, neateptat, care apare
la ieire cnd se modific o intrare, determinat de timpul de propagare al porilor).
Hazardul combinaional apare la circuitele combinaionale dac se produce un glitch la
una dintre ieirile sale datorit modificrii unei intrri.
Tipurile hazardului combinaional:
- hazard static:
- hazard 1 static cnd ieirea ar trebui s fie pe 1 dar
momentan trece pe 0 datorit modificrii intrrii
(apare la circuitele I-SAU);
- hazard 0 static cnd ieirea ar trebui s fie pe 0 dar
momentan trece pe 1 datorit modificrii intrrii
(apare la circuitele SAU-I);
- hazard dinamic cnd ieirea comut de mai multe ori ca
urmare a modificrii o singur dat a unei intrri.

Pentru a exemplifica apariia hazardului 1 static se analizeaz comportarea n
comutaie a unui multiplexor 2/1. Se consider ambele intrri I
0
i I
1
pe 1 i se trece intrarea
A din 1 pe 0 (pentru simplificare se consider toi timpii de propagare egali tp). Ieirile
porilor 1, 2, 3 i 4 se noteaz cu U
1
, U
2
, U
3
i U
4
.
1
0 0
1 1 0
1
1 0 0

75

n regim static:
I
0
= I
1
= A = 1 Y = 1
I
0
= I
1
= 1 i A = 0 Y = 1

Hazardul apare deoarece ntre intrarea A i ieirea Y exist dou trasee (4-2-3
respectiv 1-3) de lungime diferit (n ceea ce privete timpului de propagare). El se elimin
prin egalizarea lungimii traseelor. n exemplul prezentat acest lucru presupune conectarea
unui operator neinversor ntre intrarea A i poarta 1.

n situaiile n care se implementeaz funcii minimizate cu diagrama VK, eliminarea
hazardului combinaional se face formnd toate grupurile posibile (inclusiv cele redundante).

I
0

I
1

Y
A
1
2
3 4
A
U
1
U
4
U
2
t
t
t
t
Y
t t
p
t
p
t
p

Hazard
combinaional
I
0

I
1

Y
A
1
2
3 4

Curs 3

Încărcat de

Informații document

Drepturi de autor

Formate disponibile

Partajați acest document

Partajați sau inserați document

Opțiuni de partajare

Vi se pare util acest document?

Este necorespunzător acest conținut?

Drepturi de autor:

Formate disponibile

Curs 3

Încărcat de

Drepturi de autor:

Formate disponibile

Circuite Integrate Digitale 2011/2012

S-ar putea să vă placă și