Proiectarea Microsistemelor Digitale

Curs 3

Proiectarea Microsistemelor Digitale

2.3. Unitatea central
2.3.1. Magistrale
2 probleme: amplificarea i demultiplexarea.
Amplificarea:

Circuit

IOH

IOL

IIH

IIL

Microprocesor

- 250 A

1,8 mA

10 A

10 A

Memorie SRAM

- 1 mA

2,1 mA

2 A

2 A

8255

- 400 A

2,5 mA

10 A

10 A

Pori CMOS (HC,

HCT)

- 8 mA

8 mA

1 A

1 A

Pori TTL normale

- 800 A

16 mA

40 A

- 1,6 mA

Proiectarea Microsistemelor Digitale

Soluii:
Amplificarea liniilor unidirecionale:

Proiectarea Microsistemelor Digitale

Cu facilitatea de cedare a magistralelor:

Amplificarea liniilor bidirecionale:

Proiectarea Microsistemelor Digitale

Schema intern a circuitului:

Proiectarea Microsistemelor Digitale

Demultiplexarea: multiplexarea terminalelor apare la:

8086,
Slotul PCI al PC-ului i
Microcontrolere.

Memoriile i porturile cer ca adresele s ramn stabile toat durata ciclului

demultiplexarea necesit registre (ex. 74x373, 74x374).
Registrul 74x373:

Proiectarea Microsistemelor Digitale

Schema intern a circuitului:

OC
1D

D
G

2D

4Q

5Q

6Q

7Q

8Q

D
G

8D

3Q

D
G

7D

D
G

6D

2Q

D
G

5D

D
G

4D

1Q

D
G

3D

D
G

Proiectarea Microsistemelor Digitale

Soluii:

Demultiplexarea central:

Demultiplexarea local:

Proiectarea Microsistemelor Digitale

2.3.2. Unitate central cu microprocesorul 8086

Circuitul 8284A:

genereaz tactul ctre microprocesor i pentru circuitele specializate pentru

interfee,
genereaz semnalul READY ctre microprocesor, sincronizndu - l cu tactul i
genereaz semnalul de iniializare, RESET, ctre microprocesor, sincronizndu-l
cu tactul.

Configuraia terminalelor:
RESET
RES
OSC

X1
X2
F/C
EFI
RDY1
AEN1
RDY 2
AEN 2

8
2
8
4
A

CLK
PCLK

READY

ASYNC

Proiectarea Microsistemelor Digitale

Schema intern:
RES

RESET

CLK

X1
OSC

OSC
CLK

X2
F/C

.
.
.

EFI

.
.
.

SYNC

PCLK

SYNC

CSYNC
RDY1
AEN1
AEN2
RDY2

CLK

READY

CLK

ASYNC
10

Proiectarea Microsistemelor Digitale

Circuitul 8288 (controler de magistral)

genereaz semnalele de comand pentru transferurile cu memoria sau cu

porturile de intrare/ ieire cnd microprocesorul lucreaz n modul maxim,
amplific ieirile de comand i date.

Configuraia terminalelor:

MRDC
S2
DT / R

S1

AMWC
S0

AEN
CLK

8
2
8
8

IORC
IOWC
AIOWC
INTA
DT / R

IOB

DEN

CEN

MCE / PDEN
ALE

2 moduri de lucru:

IOB = 1 logic: modul de comand a magistralei de intrare / ieire; semnalele

care controleaz magistrala de intrare / ieire se vor activa independent de
intrarea /AEN;
IOB = 0 logic: modul de comand a magistralei sistem; generarea semnalelor
de comand pentru transferuri va fi validat prin intermediul semnalului /AEN;
11

Proiectarea Microsistemelor Digitale

Unitate central cu microprocesorul 8086 n modul minim

3X

OC
RES
RDY1
AEN1

CLK

BHE
A19-16
RESET
AD15-0
READY ALE

8
2
8
4
A

BHE

L
S
3
7
3

Memorii
8
RD
0
8 WR
6 M / IO

A19-0

Porturi

GSC

2X

MN /
MX

DT / R
DEN

L
S
2
DIR 4
5
G

D15-0

12

Proiectarea Microsistemelor Digitale

Unitate central cu microprocesorul 8086 n modul maxim

3X

OC

RDY1
AEN1

8
2
8
4
A

BHE

CLK
RESET

BHE

L
S
3
7
3

RES

A19-16
AD15-0

READY

MRDC

S2-0
8
0
8
6

S2 0
ALE 8
2
8
DEN 8
DT / R

Memorii

A19-0

Porturi

MWTC
AMWC
IORC
IOWC
AIOWC
INTA

2X

MN /
MX

L
S
2
4
DIR 5
G

D15-0

13

Proiectarea Microsistemelor Digitale

Conectarea microprocesorului 8086 n sisteme multiprocesor

M2

M1

...

I/O1

I/O2

...

Magistral comun

P1

P2

...

Pm

2 probleme:

sincronizarea ntre microprocesoare n scopul evitrii conflictelor;

cererile sunt nti sincronizate cu un tact extern de mare frecven i apoi
intr n arbitru;
arbitrarea cererilor de acces la magistrala comun: arbitrul de magistral
8289.
14

Proiectarea Microsistemelor Digitale

Circuitul 8289:

Acioneaz asupra circuitului 8288:

cnd arbitrul permite accesul procesorului la magistrala comun, el va activa

linia /AEN; aceasta va permite accesul separatoarelor de pe liniile de adrese
i date pe magistrala comun; semnalele de comand vor fi generate, de
ctre circuitul 8288, n funcie de tipul de ciclu executat de procesor;
cnd arbitrul nu permite accesul procesorului la magistrala comun, el va
dezactiva semnalul /AEN; circuitul 8288 va trece toate semnalele de comand
a transferurilor cu resursele de pe magistrala comun n starea lor inactiv,
separatoarele de pe liniile de date i adrese ntre magistralele procesorului i
magistrala comun vor fi trecute n a 3-a stare permind astfel accesul altor
procesoare la magistrala comun.

Microprocesorul este introdus n stri de WAIT;

ntr-un sistem multimaster este necesar definirea unei prioriti la
existena cererilor de acces simultane la magistrala comun; 3 tehnici:

paralel,
serial i
rotativ.

15

Proiectarea Microsistemelor Digitale

Soluia paralel:
Vcc

BUSY
CBRQ

Arbitru
8289
2

Arbitru
8289
1

BPRN

BPRO

BPRN

Arbitru
8289
n

BPRO

BPRN

BPRO

. . .
Codificator cu
prioritate

Decodificator

. . .

16

Proiectarea Microsistemelor Digitale

Soluia serial:
Vcc

BUSY
CBRQ

Arbitru
8289
2

Arbitru
8289
1
BPRN

BPRO

BPRN

Arbitru
8289
n
BPRO

BPRN

BPRO

Soluia rotativ:

similar cu cea paralel doar c prioritatea este reasignat n mod dinamic;

codificatorul cu prioritate este nlocuit de un circuit mai complex care rotete
prioritatea ntre arbitri care cer acces, asigurnd astfel fiecrui arbitru timp
egal pe magistral.

17

Proiectarea Microsistemelor Digitale

Controlul magistralei comune de ctre circuitul 8289:

permite accesul la magistrala comun a procesoarelor master de mare i

mic prioritate;
procesorul cu prioritate mare va putea intra pe magistrala comun atunci
cnd prezentul deintor al magistralei i ncheie ciclul iar procesorul cu
prioritate mai mic va putea intra pe magistral dac nici un procesor cu
prioritate mai mare nu o dorete;
dac un procesor prioritar deine magistrala i dac un procesor mai puin
prioritar o dorete, arbitrul acestuia va activa, la 0 logic, semnalul /CBRQ,
indicndu-i procesorului mai prioritar c dorete magistrala atunci cnd
aceasta va fi liber;
configurarea arbitrului 8289 depinde de structura sistemului i va determina
modul n care preia i elibereaz magistrala comun;
dac arbitrul este conectat la un procesor care are acces att la magistrala
comun ct i la o magistral rezident, arbitrul se va supune tehnicii de
prioritizare doar pentru accesele la magistrala comun;
cedarea magistralei comune poate fi mpiedicat de ctre un procesor, prin
intermediul semnalului /LOCK; semnalul este folosit pentru a proteja secvene
critice de cod, de ex.: lucrul cu semafoare, transferurile cu harddiskul,
secven de refresh etc
18

Proiectarea Microsistemelor Digitale

Modul Single Bus:

1
RESB

IOB

RDY1

LOCK
CLK
DIR
S2

8
2
8
4 READY
A CLK

S1

8
2
8
9

BUSY
CBRQ
BPRO
BPRN
BREQ

S0
AEN

BCLR

AEN 1
AEN

S2
S0

CLK
READY

8
0
8
6
MN /
MX

S2
S1
S0

CLK
DEN
DT / R
ALE

MRDC
MWTC

S1

8
2
8
8

AMWC
IORC
IOWC
AIOWC
IOB

INTA

LOCK
OC

BHE

A19-16
AD15-0
G

G
DIR

L
S
3
7
3

L
S
2
4
5

M
A
g.

BHE

c
o
m
u
n
a

A19-0

AD15-0

19

Proiectarea Microsistemelor Digitale

Modul IOB
XACK

XACK
RDY1

AEN1

RDY2

8
2 AEN 2
8
4
READY
A
CLK

Comenzi
ptr.
I/E

CLK

8
2
8
9

READY
CLK

8
0
8
9

S2 0

A19-16
AD15-0
M
a
g.

Control

S2 0
AEN

IOB
RESB

S2 0

AEN

CLK

8
2
8
8

ALE

Comenzi
ptr.
memorii

IOB

PDEN

DEN DT / R

d
e
G

OC

I
/
E

L
S
3
7
3

Adrese

L
S
2
4
5

Adrese

L
S
3
7
3

DIR

Date

OC

M
a
g.
c
o
m
u
n
a

DIR

L
S
2
4
5

Date

20

Proiectarea Microsistemelor Digitale

Modul RESB
XACK

RDY1

XACK

RDY2

8
2
8
AEN1 4 AEN2
A
READY
CLK

READY
CLK
S2 0

8
0
8
6

Control

CLK
S2 0
AEN

8
2
8
9

A19-16
AD15-0

AEN

CEN

8
2
8
8

CLK
S2 0
DT / R
DEN
ALE

M
a
g
i
s
t
r
a
l
a

SYSB /
RESB

AEN

CEN

CLK
S2 0

8
2
8
8

DT / R
DEN

c
o
m
u
n
a

ALE

D
E
C
OC

r
e
z
i
d
e
n
t
a

IOB

Comenzi

Comenzi
M
a
g
i
s
t
r
a
l
a

RESB

Adrese

Date

OC

L
S
3
7
3

DIR

L
S
2
4
5

L
S
3
7
3

Adrese

DIR

L
S
2
4
5

Date

21

Proiectarea Microsistemelor Digitale

Conectarea la 2 magistrale comune:

XACK
RDY1

XACK
AEN 1
RDY2
AEN 2

READY
CLK

8
2
8
4
A

8
0
8
6
S2 0

A19-16
A15-0

M
a
g.

M
a
g.
m
u
l
t
i
m
a
s
t
e
r
2

Control

8
2
8
9
SYSB /
RESB

CEN

Comenzi

CLK
S2 0
DT / R
DEN
ALE

OC

D
E
C

SYSB /
RESB

L
S
2
4
5

AEN

CEN

AEN

Comenzi

CLK
S2 0
DT / R
DEN

8
2
8
8

mu
l
t
i
m
a
s
t
e
r
1

ALE

OC

Adrese

L
S
3
7
3

DIR

Control

8
2
8
9

S2 0

L
S
3
7
3

Adrese

Date

AEN

AEN

8
2
8
8

CLK

CLK
S2 0

DIR

L
S
2
4
5

Date

22

Proiectarea Microsistemelor Digitale

2.3.3. Unitate central cu microprocesorul 80386

Circuitul 74x244
1A1

1Y1

1A2

1Y2

1A3

1Y3

1A4

1Y4

1G
2A1

2Y1

2A2

2Y2

2A3

2Y3

2A4

2Y4

2G

23

Proiectarea Microsistemelor Digitale

V CC

Unitate central
D0-7

.
.
B7

D8-15

.
.
B7

2
4
5

.
.
B7

.
.
A7
G
DIR

A0

2
4
5

.
.
A7
G
DIR

B0
.

A0

A0

B0
.

D16-23

BS16

B0

D0
.
.
.
D7

A2
.
.
.
A9

.
.
A7
G
DIR

.
4 .
.
4 .
A7 Y7

A2-9

1G
2G

D8
.
.
.
D15

A10
.
.
.
A17

3
8
6

D16
.
.
.
D23

A0
.

.
.
A7

Y0

2
4
4

A10-17

A18-25

.
.
Y7

1G
2G

A0

2
4
5

Y0

A18
.
.
.
A25

D
X

A0
.

.
.
A7

Y0

2
4
4

.
.
Y7

1G
2G

D14-31

B0
.

A0

.
4 .
.
5 .
B7 A7
G
DIR

D24
.
.
.
D31

A26
.
.
.
A31

A0
.

.
.
A7

Y0

2
.
4 .
4Y 6

A26-31
ADS
LOCK

Y7

1G
2G

ASD
HOLD
DLDA

LOCK

NA

BE 0

READY
INTR
NMI
PEREQ

.....
BE 0 3

BE 3
W /R

A0
.

D/C

BUSY

M / IO

ERROR

CLK

.
.
A7
1G

Generator de tact

Y0

2
4
4

.
.
Y7

W/R
D/C
M / IO
CLK

2G

24