Curs 9

3.3. Sinteza circuitelor logice secveniale sincrone

Circuitele secveniale sincrone trec dintr-o stare n alta la momente
distincte de timp, determinate de impulsurile de tact. ntre dou impulsuri
de tact starea circuitului nu se modific.
Variabile de intrare
Generare stare nou
Calculul excitaiilor secundare
CLC
Excitaii secundare
Tact
Registru de stri
Stri interne
CL
Variabile secundare
Calculul variabilelor de ieire
CLC
CL = circuit logic general pstreaz starea intern registru de
stri (bistabili RS, D, JK, registre, memorii); poate fi circuit logic
secvenial cu bucl de reacie.
CLC = determin funciile de excitaie secundare care n prezena
tactului determin trecerea circuitului n alt stare se poate numi
generatorul strii noi; se pot realiza cu pori logice sau cu circuite
specializate (multiplexoare, decodificatoare).
Variabilele de intrare sunt n general sincrone cu impulsul de tact,
dar pot fi i de tip asincron.
3.3.1. Etapele de sintez
1. Expunerea condiiilor de funcionare (descrierea comportrii
circuitului).
Stabilirea modalitii de definire a circuitului care trebuie sintetizat
prin:
- tabel de tranziii;
1

- graf de tranziii;
- organigram;
- forme de und.
Trebuie evideniate:
- strile prin care trece circuitul;
- valorile variabilelor de intrare pentru care se schimb strile;
- valorile rezultate ale variabilelor de ieire.
Evoluia circuitului ncepe ntr-o stare iniial i de obicei se revine
la aceast stare, dup ultima stare a ciclului.
2. Se codific strile circuitului.
3. Se ncearc reducerea (simplificarea) numrului de stri a
circuitului, dac este posibil, nct s se pstreze funcionarea lui corect.
4. Se decide asupra modului de implementare (registrul de stri
interne).
5. Se determin funciile de excitaie i cele de ieire, dac este
posibil.
6. Se studiaz problemele legate de eventualele ieiri false (hazard)
sau tranziii false.
7. Se deseneaz circuitul.
Etapa cea mai dificil este cea de codificare a strilor. n general
funcionrile defectuoase se datoreaz unor tranziii greite ntre stri sau
unor semnale greite care apar la circuitul de generare a variabilelor de
ieire.
Tranziiile greite ntre stri apar datorit prezenei variabilelor de
intrare asincrone (se elimin cel mai uor dac se sincronizeaz
variabilele de intrare cu semnalul de tact).
Codificarea strilor se stabilete astfel nct, n orice stare, pentru
toate combinaiile posibile de intrri asincrone, s nu fie mai mult dect o
singur variabil de stare dependent de o variabil de intrare asincron.
n aceste condiii, dou stri rezultate din calea de ieire a unei intrri
asincrone vor avea codificare adiacent.
Ieirile false pot s apar din cauz c la trecerea dintr-o stare n
alta, variabilele de stare practic nu se modific simultan. Pentru evitarea
tranziiilor false ale ieirilor se pot folosi metodele:
- se realizeaz o codificare adiacent a strilor;
- se foreaz trecerea circuitului prin stri suplimentare;
- se sincronizeaz variabilele de ieire.
Observaie: Hazardul static al CLC se elimin prin proiectare (se
introduc termeni redundani, indifereni).

3.3.2. Utilizarea organigramei n sinteza circuitelor logice

secveniale sincrone
Elementele componente ale organigramei de funcionare a oricrui
circuit secvenial sincron sunt:
- elementul de intrare (control sau decizie):
Variabile de intrare
- sincrone
var.

0
- asincrone
var.

0
- elementul de stare:
Q2Q1Q0
000
- elementul de ieire:
transfer
Configuraii elementare care unesc cele 3 elemente de baz:
A

001

011

tranziie simpl:
- contor de timp
- soluionarea problemei de codificare a strilor

stare cu ieire

Adun
B

stare cu decizie

I1

stare cu ieire i decizie

Scade
1

I1

stare cu ieire condiionat

I1

Ieire

B
A
0

stri cu decizii multiple i ieire

I1

1
I2
0

C
1

0
I3

Ieire

Observaii
1. Orice tranziie ntre 2 stri ale circuitului se face ntr-un singur
impuls de tact.
2. La un moment dat circuitul se poate gsi ntr-o singur stare.
3. Un circuit care se gsete la un moment dat ntr-o stare dat, cu
un set de intrri dat, poate avea o singur stare urmtoare.
3.3.3. Sinteza circuitelor secveniale sincrone cu diferite
elemente de memorie
n sinteza circuitelor secveniale sincrone se vor folosi ca elemente
de memorie bistabili de tip D i JK. Implementarea registrului de stri se
va realiza cu aceste tipuri de bistabile.
Exemplu: S se recunoasc secvena 101 n irul de cifre binare 10101.
Graful de tranziii are n noduri strile circuitului. Pe arce avem
tranziia dintr-o stare n alta pentru o anumit intrare, cu o anumit ieire.
0/0

1/0
1/0

Init

0/0
B

C
1/1

0/0
Avem 2 variabile
B=01, C=11). Cu x am
este:
St
Q1Q0
00
A
01
B
11
C

de stare pentru a putea codifica 2 stri (A=00,

notat intrarea, cu z ieirea. Tabelul de tranziii
St+1,z
x=0 x=1
A,0 B,0
C,0 B,0
A,0 B,1

a. Implementm registrul de stri cu bistabile de tip D.

Funciile de excitaie se deduc explicitnd diagrama strilor pentru
momentul t i momentul t+1. Strile se vor nlocui cu codurile lor (A=00,
B=01, C=11).
St
St+1 (Q1Q0)t+1
z
Q1Q0
D1D0
D1D0
x=0
x=1
x=0 x=1
00 (A)
00 (A)
01 (B)
0
0
01 (B)
11 (C)01 (B)
0
0
11 (C)00 (A)
01 (B)
0
1
Di = Qit

ecuaia strii urmtoare

D1:
Q1Q0 x
00
01
11
10
D1 = Q1 Q0 x
D0:
Q1Q0 x
00
01
11
10
D0 = x + Q1 Q0
z:
Q1Q0 x
00
01
11
10
z = Q1 x

0
0
1
0
x

1
0
0
0
x

0
0
1
0
x

1
1
1
1
x

0
0
0
0
x

1
0
0
1
x

La trecerea din starea C n starea A se poate trece prin starea B,

ceea ce nu corespunde funcionrii. n mod normal se introduce o stare
suplimentar pentru a rezolva situaia.
Schema pentru circuitul secvenial sincron este:
D1
Q1
CLK
Q1
R

D0
Q0
CLK
Q0
R

Q1
Q0
x
Q0
Q1
x
Q1
x

Init
CLK

D1
D0
z

b. Implementm registrul de stri cu bistabile de tip JK.

Diagrama strilor se completeaz innd cont de tabelul de excitaie
al bistabilului JK.

Qt
0
0
1
1

Qt+1
0
1
0
1

St
Q1Q0
00 (A)
01 (B)
11 (C)00

J
0
1
x
x

K
x
x
1
0

St+1(Q1Q0)t+1
x=0
00
11
01

x=1
01
01
x1

0
0
1
x
x

1
0
0
x
x

0
x
x
1
x

1
x
x
1
x

0
0
x
x
x

1
1
x
x
x

0
x
0
1
x

1
x
0
0
x

z
J1K1 J0K0
x=0
0x
0x
1x
x0
x1
x1

J1:
Q1Q0 x
00
01
11
10
J1 = Q0 x
K1:
Q1Q0 x
00
01
11
10
K1 = 1
J0:
Q1Q0 x
00
01
11
10
J0 = x
K0:
Q1Q0 x
00
01
11
10
K0 = Q1 x

J1K1 J0K0
x=1
0x
1x
0x
x0
x0
0

x=0
0
0
1

x=1
0
0

z:
Q1Q0 x
00
01
11
10
z = Q1 x

0
0
0
0
x

1
0
0
1
x

3.3.4. Implementarea generatorului noii stri cu multiplexoare

Pentru a realiza o implementare cu multiplexoare se scriu funciile
de excitaie pentru bistabile n forma canonic (fr a se minimiza).
Se iau n considerare locaiile care sunt 1 sau care au o variabil
nglobat.
x
CLC
MUX
Registru de stare
CLC
y
3.3.5.
Implementarea
generatorului
noii
stri
cu
decodificatoare
n cazul implementrii generatorului noii stri cu decodificatoare,
la intrarea decodificatorului sunt aplicate variabilele de stare, iar la ieire
sunt individualizate strile interne.
3.3.6. Implementarea generatorului noii stri cu memorii i
multiplexoare
Acest tip de implementare a generatorului noii stri se utilizeaz n
cazul circuitelor complexe. Se asigur o simplificare a logicii de generare
a noii stri i o cretere a siguranei n funcionare.

Implementarea generatorului noii stri cu decodificatoare:

x
CLC
Registru de stri
DEC
CLC
y
Implementarea generatorului noii stri cu multiplexoare i memorii:
x
MUX
Memorie
Registru de stri
CLC
y