Universitatea Tehnic a Moldovei

Facultatea Calculatoare Informatic i Microelectronic

Catedra ATI

Proiect de an la disciplina
Uniti Centrale ale Calculatorului

Tema : Coencarea memoriei RAM i ROM la microprocesorul

Intel 8086

A efectuat

studentul gr. TI-075

Obada Denis

Averificat

Guidea Dumitru

Chiinu 2009

Tema : Conectarea la microprocesorul Intel 8086 a memoriei ROM de 4 kW i RAM de 4kW

Memoria ROM este de tipul 160921 ce dispune 4096kW x 8 biti :
Ao
A1

A6
A7
A8
A9
A10

DIO0
DIO1

160921

A2
A3
A4
A5

ROM

DIO2
DIO3
DIO4
DIO5

A11

DIO6

A12

DIO7

CS
PR

R/B

CEO

Tabelul de adevr :
CS CEO
PR

A0-A12

R/B

DIO0-DIO7

Regimul de lucru

Roff

Pastrarea datelor

Datele de iesire Citire a datelor

in cod direct

Roff

Deconectarea iesirelor

9..15V

L,impuls

Resetarea memoriei

L,impuls

Datele de iesire nregistrarea datelor

in cod direct

L,impuls

Roff

Interzicerea programrii

Memoria ROM este de tipul 1329 ce dispune 1024 kW x 4 biti :

Ao
A1

RAM

A6
A7
A8
A9

1329

A2
A3
A4
A5

DIO0
DIO1
DIO2
DIO3

CS
RW
/RD

Tabelul de adevr :
CS
WR/RD

A0-A9

DIO0-DIO9

Regimul de lucru

Roff

Stocare

nscriere 0

nscriere 1

Datele de iesire n cod

direct

Citire

Pentru ROM este necesar un bloc de 2 circuite 160921.

Pentru RAM este necasar de 4 blocuri de 4 circuite 1329.
Analiza microprocesorului Intel 8086
Cele doua caracteristici hardware eseniale ce definesc funcionarea microprocesorului i8086 sunt:
multiplexarea in timp a magistralei de adrese si date.
microprocesorul are o configuraie intern comutabil pentru adaptarea la nivelul de complexitate a
sistemului in care este utilizat.

Nume
AD15-AD0
A19/S6A16/S3
BHE /S7
MN/ MX
RD
TEST

READY
RESET
NMI
INTR
CLK
Vcc
GND
Nume
HOLD
HLDA
WR
M/ IO

Functiile si tipul semnalelor microprocesorului 8086

SEMNALE COMUNE
Functie
Address/Data Bus Magistrala de adrese/date
Address/Status Adrese/Stare
Bus High Enable/Status Activare octet superior pe
mag./Stare
Minimum/Maximum Mode Control Control mod
min./max.
Read Control Control citire
Wait On Test Control Test asteptare
Wait State Control Sincronizare transfer pe mag. de
date
System Reset Initializare sistem
Non-Maskable Interrupt Request Cerere intrerupere
nemascabila
Interrupt Request Cerere intrerupere mascabila
System Clock Ceas de sistem
+5V
Ground Masa
SEMNALE PENTRU MODUL MINIM
( MN/ MX = Vcc )
Functie
Hold Request Cerere magistrala
Hold Acknowledge Acceptare cerere magistrala
Write Control scriere
Memory/IO Control Control selectie memorie/port
de I/E

Tip
Bidirect., 3-state
Iesire, 3-state
Iesire, 3-state
Intrare
Iesire, 3-state
Intrare
Intrare
Intrare
Intrare
Intrare
Intrare
Intrare

Tip
Intrare
Iesire
Iesire, 3-state
Iesire, 3-state

Data Transmit/Receive Control sens transfer date

Iesire, 3-state
pe magistrala
DEN
Data Enable Activare date pe magistrala
Iesire, 3-state
ALE
Address Latch Enable Activare adrese pe
Iesire
magistrala
INTA
Interrupt Acknowledge Acceptare cerere de
Iesire
intrerupere
SEMNALE PENTRU MODUL MAXIM ( MN/ MX
= GND)
Nume
Functie
Tip
RQ/ GT1 ,
Request/Grant Bus Access Control
Bidirectional
RQ/ GT 0
Cerere/Acceptare acces mag.
LOCK
Bus Priority Lock Control Control acces pe
Iesire, 3-state
magistrala
S2 S0
Bus Cycle Status Specificare stare ciclu de
Iesire, 3-state
magistrala
QS1,QS0
Instruction Queue Status Specificare stare coada de
Iesire
instructiuni
Functionarea magistralei multiplexate
Pentru a intelege modul de operare pe magistrala multiplexata in timp, trebuie analizat ciclul de magistrala
al BIU. Sa observam ca, in esenta, un ciclu de magistrala este un eveniment asincron care incepe prin aparitia
adresei unui port de I/E sau a unei locatii de memorie, urmata fie de un semnal de control de citire (pentru a
captura sau "a citi" data de la echipamentul accesat), fie de un semnal de control de scriere impreuna cu data
asociata (pentru a transmite sau "a scrie" data in echipamentul adresat). La rindul lui, echipamentul selectat
memorie sau port accepta data de pe magistrala pe durata ciclului de scriere sau plaseaza data ceruta pe
magistrala in timpul ciclului de citire. La terminarea ciclului, echipamentul respectiv memoreaza data care a
fost scrisa (uzual prin intermediul unor circuite de tip latch pe intrare), sau indeparteaza de pe magistrala data
citita de microprocesor (trecandu-si circuitele tampon de iesire pe magistrala in stare de inalta impedanta).
Asa cum se arata in figurile de mai jos, toate ciclurile de magistrala constau din cel putin patru perioade de
ceas sau T-states identificate ca T1, T2, T3 si T4. CPU plaseaza pe magistrala adresa locatiei de memorie sau
portului cu care doreste sa efectueze un transfer pe durata starii T1. In cazul unui ciclu de scriere, data este
plasata pe magistrala de CPU din starea T2 pana in starea T4. In cazul unui ciclu de citire, CPU accepta data
prezenta pe magistrala pe perioada starilor T3 si T4, iar magistrala multiplexata de adrese/date este in stare
flotanta in T2 pentru a permite CPU sa faca trecerea din modul de scriere (iesirea adreselor) in modul de citire
(intrarea datelor).
DT/ R

Ciclul de citire

Ciclul de scriere
Carta de adrese :
A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0
ROM
RAM1
RAM2
RAM3
RAM4

0 00000H

0 03FFFH

0 04000H

0 07FFFH

0 08000H

0 0BFFFH

0 0C000H

0 0FFFFH

0 10FFFH

0 13FFFH

Bibliografie :
1.
Gordunov A. , Moscova, 1990
2.
8086/88 Device Specifications : http://www.ece.unm.edu/faculty/jimp/310/slides/8086_chipset.html
Concluzie :
Efectund acest proiect de an am studiat module de conectare a memoriei ROM i RAM la microprocesorul
Intel 8086. n dependen de caracteristicile circuitelor de momrie utilizat conectarea acestor circuite necesit
i alte circuite integrale care vor permite stocarea/citirea datelor din memorie.