1 Structura unui sistem cu microprocesor Intel 8086

1.1 Circuitele utilizate ntr-un sistem cu microprocesor Intel

8086. Specificaii HARDWARE
Prezentm unele circuite ce sunt folosite ntr-un sistem cu
microprocesor Intel 8086 (mod minim)(tabelul 1.1).
Tabelul 1.1 Circuitele unui sistem cu microprocesor Intel 8086
Tipul
Funcia
8086
Circuitul microprocesorului
8284
Circuitul generatorului de ceas
8282/8283
Circuite-buffere
formare
magistrala de adrese
8286/8287
Circuite-buffere

formare
magistrala de date
Practic semnalele de ieire a circuitelor integrate necesit
buferizare cu ajutorul schemelor exterioare, ce asigur coeficientul
de suprasarcin necesar.
1.2 Circuitul microprocesorului Intel 8086
1.2.1 Definirea pinilor
0
Microprocesorul 8086 are o magistral de date i adrese
multiplexat n timp (la nceputul ciclului main informaia
prezent pe magistrala multiplexat reprezint o adres, ulterior ea
schimbndu-se i reprezentnd data implicat n transferul efectuat
la adresa respectiv) ceea ce permite unui numr de pini s
ndeplineasc funcii duale i n consecin microprocesorul s
poat fi ncorporat ntr-o singur capsul cu 40 de pini.
Deasemenea, aa cum se va arta ulterior, un numr de pini de
control ai microprocesorului sunt definii diferit n funcie de cum
este conectat un singur pin de intrare, pinul 33 (MN/ MX ), la mas
sau la Vcc. n figura 1.1 este prezentat asignarea pinilor,
denumirile n parantez corespunznd conectrii pinului 33 la mas,
iar n tabelul 1.2, funciile i tipul semnalelor.

a)

b)
Figura 1.1 a) Circuitul microprocesorului 8086;
b) Reprezentarea grafic a microprocesorului 8086
1

Tabelul 1.2 Funciile i tipul semnalelor microprocesorului

8086
Nume
AD15-AD0
A19/S6A16/S3
BHE /S7
MN/ MX
RD
TEST

READY
RESET
NMI
INTR
CLK
Vcc
GND
Nume
HOLD
HLDA
WR

M/ IO
DT/ R
DEN

ALE
INTA

Semnale comune
Funcie
Address/Data Bus- Magistrala de adrese/date
Address/Status-Adrese/Stare
Byte High Enable/Status-Activare octet
superior pe magistral/Stare
Minimum/Maximum Mode Control-Control
mod min/max
Read control-Control citire
Wait on Test control-Test ateptare
Wait state control-Sincronizare transfer pe
magistrala de date
System Reset-Iniializare sistem
Non-Maskable Interrupt request-Cerere
ntrerupere nemascabil
Interrupt Request-Cerere ntrerupere
mascabil
System Clock-Ceas de sistem
+5V
Ground-Mas
Semnale pentru modul minim (MN/ MX =Vcc)
Funcie
Hold Request-Cerere magistral
Hold Acknowledge-Acceptare cerere
magistral
Write-Control scriere
Memory/IO Control-Control selecie
memorie/Port de I/E
Data Transmit/Receive-Control sens transfer
date pe magistral
Data Enable-Activare date pe magistral
Address Latch Enable-Activare adrese pe
magistral
Interrupt Acknowledge-Acceptare cerere de
ntrerupere

Tip
Bidirect., 3state
Ieire, 3state
Ieire, 3state
Intrare
Ieire, 3state
Intrare
Intrare
Intrare
Intrare
Intrare
Intrare
Intrare

Tip
Intrare
Ieire
Ieire, 3state
Ieire, 3state
Ieire, 3state
Ieire, 3state
Ieire
Ieire

Nume
RQ /
GT1,0

Semnale pentru modul maxim (MN/ MX =GND)

Funcie
Tip
Request/Grant Bus Access Control-Cerere/
Bidireciona
acceptare acces magistral
l
Bus priority Lock control-Control acces pe
magistral
Bus Cycle Status-Specificare stare ciclu de
magistral
Instruction Queue Status-Specificare stare
coada de instruciuni

LOCK
S2 S0

QS1,QS0

Ieire, 3state
Ieire, 3state
Ieire

Semnificaiile pinilor in mod minim sunt urmtoarele:

-AD15-AD0 magistrala multiplexat de adrese i date, adrese in
starea T1 i date in T2, T3, TW, T4. E necesar ca adresele A15-A0
i datele D15-D0 s fie memorate temporar n registre-buffere
pentru a fi citite de dispozitivele externe mai lente;
- A19/S6-A16/S3 linii de adrese/semnale de stare a
microprocesorului n T2-4. n starea T1 pe aceste linii se expun
adresele A19-A16.
Semnificaia semnalelor de stare:
S6=0 - indica ocuparea magistralelor de ctre
microprocesor;
S5=IF - starea flag-ului de ntrerupere (0 - nhibat,1validat)
S4, S3 - indic registrul segment curent utilizat pentru
adresare:
S4
0
0
1
1

S3
0
1
0
1

Segment
ES
SS
CS
DS

- BHE /S7- semnal ce valideaz magistrala superioar ("High") de

date D15-D8/semnal de stare a microprocesorului, nedefinit.
BHE se seteaz n starea T1 concomitent cu adresele. Se
activeaz cnd pe magistrala AD15-AD8 sunt plasai 8 bii de date.
Semnalul BHE se memoreaz n registre-buffere mpreun cu

adresa i este folosit ca o linie suplimentar de adres ce valideaz

accesul la blocul (bank) superior de date;
- A0 valideaz magistrala inferioar ("Low") de date D7-D0;
Utilizarea acestor semnale BHE i A0 pentru decodificarea
adreselor permit transferuri de octei i cuvinte (doi octei) pe
magistrala AD.
BHE A0 Transfer
0
0
D15-D0
0
1
D15-D8
1
0
D7-D0
1
1
Inhibat
- ALE validarea adresei (memorarea adresei A19-A0 n registrebuffere), este setat la nceputul fiecrui ciclu de magistral i este
destinat demultiplexrii magistralei AD;
- DEN (sau DE ) validarea datelor (memorarea datelor n
registre-buffere);
- RD - semnal ce indic comanda de citire de pe magistrala de date
(0 - activ);
- WR - semnal ce indic comanda de scriere pe magistrala de date
(0 - activ). Indic dispozitivelor (circuite de memorie, dispozitive
periferice) s expun datele pe magistrala de date;
- M / IO - comanda de selecte memorie/porturi (1-memorie, 0porturi). Servete pentru partajarea spaiului de memorie de spaiul
de Intrare/Ieire. Valoarea M / IO =0 apare numai la executarea
instruciunilor IN i OUT;
- DT/ R - comanda sensului transferului datelor pe magistrala AD:
DT/ R =1- transmisia datelor din CPU spre RAM sau periferice,
DT/ R =0 recepia datelor de CPU din RAM sau periferice;
- HOLD - cerere de cedare a magistralelor de la alt subsistem
extern (echipament periferic sau controler DMA);
- HLDA - confirmare a acceptrii cedrii magistralelor de ctre
CPU. Se activeaz ca confirmare la cererea HOLD dup stoparea
temporar a activitii CPU i trecerea magistralei AD n starea z.
Cnd HLDA=1 subsistemul, ce a iniiat cererea, devine master pe
magistral. La trecerea HOLD=0, CPU seteaz HLDA=0 i i
continu activitatea conform programului;

- NMI- cerere de ntrerupere nemascabila (1- cerere de

ntrerupere). Cererea de ntrerupere nemascabila este utilizata, de
obicei, pentru a semnala microprocesorului apariia unui eveniment
"catastrofal" ce semnifica existenta unui pericol major pentru buna
funcionare a sistemului. Exemple tipice sunt iminenta cdere a
tensiunii de alimentare, apariia unei erori de memorie sau a unei
erori de paritate pe magistrala;
- INTR - cerere de ntrerupere mascabila. La apariia semnalului
INTR=1 i IF=1 (IF-indicator de condiie de activare a ntreruperii
mascabile) microprocesorul termin execuia instruciunii curente i
proceseaz cererea de ntrerupere. Dac IF=0, microprocesorul
ignor cererea de ntrerupere i continua cu execuia urmtoarei
instruciuni;
- INTA confirmare cerere de ntrerupere mascabila;
- READY - semnalarea strii "gata" de transfer a memoriei sau a
echipamentului periferic (READY=1- ncheierea strii de ateptare
TW ("WAIT"));
- TEST - testare (sincronizare), se utilizeaz mpreun cu
comanda de ateptare WAIT, executnd comanda WAIT
microprocesorul controleaz nivelul semnalului TEST . Dac
TEST =0, microprocesorul execut urmtoarea instruciune, iar
dac TEST =1 , microprocesorul introduce stri de ateptare TI;
- CLK - semnal de tact (ceas) necesar operaiilor interne
secveniale;
- RESET - comanda de resetare a circuitului microprocesorului;
- MN/ MX - selecia modului de funcionare a microprocesorului
(MN/ MX =1- mod minim, MN/ MX =0- mod maxim).
1.2.2 Funcionarea magistralei multiplexate
0
Schema structural a microprocesorului este divizat n dou
pri logice unitatea de execuie (EU) i unitatea de interfa cu
magistrala (BIU) (vezi culegerea de prelegeri la disciplina Unitile
centrale ale calculatoarelor). Pentru a nelege modul de operare
pe magistrala multiplexat n timp, trebuie analizat ciclul de
magistral al BIU. S observm c, n esen, un ciclu de
magistral este un eveniment asincron care ncepe prin apariia
adresei unui port de I/E sau a unei locaii de memorie, urmat fie de
5

un semnal de control de citire (pentru a captura sau "a citi" data de

la echipamentul accesat), fie de un semnal de control de scriere
mpreun cu data asociat (pentru a transmite sau "a scrie" data in
echipamentul adresat). La rndul lui, echipamentul selectat memorie sau port - accept data de pe magistral pe durata ciclului
de scriere sau plaseaz data cerut pe magistral n timpul ciclului
de citire. La terminarea ciclului, echipamentul respectiv memoreaz
data care a fost scris (uzual prin intermediul unor circuite de tip
latch pe ntrare), sau ndeprteaz de pe magistral data citit de
microprocesor (trecndu-i circuitele buffere de ieire pe magistral
in stare de nalt impedan).
Aa cum se arata in figura 1.2, toate ciclurile de magistrala
constau din cel puin patru perioade de ceas(stri) sau T-states
identificate ca T1, T2, T3 i T4. Microprocesorul plaseaz pe
magistrala adresa locaiei de memorie sau portului cu care dorete
sa efectueze un transfer pe durata strii T1. In cazul unui ciclu de
scriere, data este plasata pe magistrala de microprocesor din starea
T2 pana in starea T4. In cazul unui ciclu de citire, microprocesorul
accepta data prezenta pe magistrala pe perioada strilor T3 i T4,
iar magistrala multiplexata de adrese/date este in stare flotanta in
T2 pentru a permite microprocesorului sa fac trecerea din modul
de scriere (ieirea adreselor) in modul de citire (intrarea datelor).

Figura 1.2 - Cicluri tipice de magistral

Un ciclu de magistrala (deci un acces in afara
microprocesorului) are loc doar atunci cnd este cerut de EU
pentru execuia unei instruciuni sau cnd BIU trebuie sa
realimenteze coada de instruciuni. Prin urmare, intre ciclurile de
magistrala ce corespund acestor situaii vor exista perioade de ceas
in care magistrala este neutilizat de microprocesor. Aceste

perioade de ceas de inactivitate a microprocesorului pe magistrala

se numesc idle states - TI.
Referindu-ne la figura 1.3, sa observam ca 8086 plaseaz o
adresa de 20 de bii pe magistrala multiplexata pe durata strii T1.
Pe durata T2, aceasta adresa este ndeprtata de pe magistrala
pentru a permite trecerea celor mai puin semnificative 16 linii fie in
stare de nalta impedan pentru efectuarea unei operaii de citire,
fie in stare de ieire a datei furnizate in cazul unei operaii de
scriere. In acelai timp, cele 4 linii A19/S6-A16/S3 ale magistralei
i schimba semnificata din linii de adresa (AD19-AD16) in linii de
stare (S6-S3) a ciclului de magistrala (S3 i S4 indica in care din
cele 4 segmente de memorie este localizata data ce intervine in
transfer; S5 reflecta starea indicatorului de condiie IF; S6 = 0
indica faptul ca 8086 este pe magistrala). Aceste linii se menin i pe
perioada T3 in care pe cele 16 linii D15-D0 fie este prezenta in
continuare data scrisa, fie este eantionata (strobata) data citita.
Daca nu se solicita de ctre echipamentul selectat inserarea unei
stri TW , dup T3 urmeaz T4 in care ciclul de magistrala se
termina, liniile de control sunt dezactivate i magistrala trece in
stare de nalta impedana.
Una din facilitile oferite de 8086 este posibilitatea de a
selecta hardware configuraia de baza a mainii prin simpla
conectare la masa sau alimentare a pinului 33 (MN/ MX ), prin care
se definete modul de lucru(vezi figura 1.4). Pentru a configura
microprocesorul in modul minim, intrarea MN/ MX
trebuie
conectata la +5V. In acest mod de operare, microprocesorul este
optimizat sa funcioneze in sisteme mici, monoprocesor, genernd

a) Ciclul de citire de pe magistral (RD)

b) Ciclul de scriere pe magistral (WR)

Figura 1.3
singur toate semnalele de control pe magistrala (DT/ R , DEN ,
ALE, M / IO , RD , WR ) si, in plus, furniznd un mecanism
pentru funcia de acceptare cerere de magistrala compatibil cu un
echipament de tip DMA (exemplu: controlerul DMA INTEL8257).
n figura 1.4 se prezint un exemplu de sistem cu microprocesor
8086 funcionnd n modul minim.
8

In microprocesorul 8086 liniile de adrese/date sunt

multiplexate. Conform figurii 1.3, informaia despre adrese/date
este expusa pe magistrala pe durata a cteva stri T, ce este
insuficient pentru schimbul normal cu memoria sau periferice.
Pentru memorarea temporara a adreselor/datelor sunt folosite
registre-buffere de tip latch (8282/8283, 8286/8287). Cu ajutorul
acestor circuite se realizeaz magistrale separate de adrese i date
(vezi figura 1.4).
Semnalul
CLK,
ce
sincronizeaz
funcionarea
microprocesorului, este format de generatorul de ceas ce
sincronizeaz i semnalele externe READY i RESET.
Fiecare ciclu de magistrala consta din patru stri T1, T2, T3
i T4, cu durata ce coincide cu perioada CLK. Daca memoria sau
perifericul nu sunt gata pentru transfer, intre strile T3 i T4 se
nsereaz stri TW (stri de ateptare a dispozitivului mai lent).
n perioada T1 pe liniile A/D, A/S, /S se expune adresa
celulei de memorie cu care se petrece schimbul. Pe frontul
descresctor al semnalului ALE, care este format in starea T1,
adresa i semnalul sunt scrise in registre-buffere (vezi figura
1.3, 1.4).
In perioada T1 se formeaz i semnalul DT/ R , ce determina
directa transferului de date prin registre-buffere (DT/ R =0, ciclu de
citire-in buffere se scriu datele din memorie/periferic; DT/ R =1,
ciclu de scriere-in buffere se scriu datele din microprocesor).
In perioada T2 semnalul DE este setat in 0 ce semnaleaz
transferul datelor (interconectnd magistralele de date locala,
poziionata in figura 1.4 intre microprocesor i registrele-buffer, i
de sistem (magistrala ce conecteaz registrele -buffer cu memoria i
perifericele). n ciclul citire, n perioada T2 starea magistralei locale
este trecuta in stare de nalt impedan. Concomitent,
microprocesorul seteaz

Figura 1.4 Configuraia sistemului in mod minim

semnalul RD in 0, ce este folosit ca semnal de citire pentru
circuitele de memorie. Practic, recepia codului de microprocesor
se petrece la nceputul perioadei T4 pe frontul negativ al semnalului
de ceas CLK.
In ciclul scriere, perioada T2, pe magistrala locala sunt
expuse datele, care prin buffere (DT/ R =1) se transfera pe
magistrala de sistem de date. Expunerea datelor este sincronizata
cu setarea semnalului WR , ce este folosit ca semnal de scriere
pentru circuitele de memorie. Datele i semnalul WR sunt stabile
pn la sfritul perioadei T4.
Sincronizarea funcionrii microprocesorului cu schemele
lente de memorie sau cu dispozitivele de intrare/ieire se petrece cu
10

ajutorul semnalului RDY. Valoarea semnalului RDY se testeaz in

perioada T2 al fiecrui ciclu. Daca valoarea este 1, urmeaz strile
T3 i T4 in mod obinuit. Daca nivelul este 0, dup starea T3 se
insereaz strile de ateptare TW, in care toate semnalele
microprocesorului rmn neschimbate i numai cnd valoarea
RDY=1, dup TW va urma starea T4 i ciclul se termina.
Spaiul de memorie de un megabyte este divizat fizic in doua
zone (numite bank) a cate 512 KB fiecare. Una din ele (lower
bank) este asociata prii inferioare a magistralei de date (biii D7D0), iar cealalt (upper bank) este conectata pe biii cei mai
semnificativi ai magistralei de date (D15-D8).
Tabelul 1.3 Mecanismul de transfer cu memoria
A0
Octet transferat
BHE
0
0
Ambii octei
0
1
Octetul high la/de la adresa impar
1
0
Octetul low la/de la adresa par
1
1
Nici unul
Liniile de adres A19-A1 se utilizeaz pentru a adresa o
locaie de un octet n mod simultan, att in lower bank cat i in
upper bank, in timp ce linia A0 nu se folosete pentru adresarea
locaiei in cadrul unui bank, ci pentru selecia bank-ului. Bank-ul
inferior, care conine octei aflai la adrese pare, este selectat cnd
A0=0. Bank-ul superior, coninnd octei situai la adrese impare,
este selectat de semnalul BHE (semnifica transferul unui octet pe
liniile D15-D8), n condiia BHE =0. Acest mecanism de selecie
este ilustrat in tabelul 1.3 i in figura 1.5.

11

Figura 1.5 Selecia bank-urilor de memorie

Cnd se acceseaz un octet la o adresa para, acesta este
transferat pe liniile inferioare ale magistralei, D7-D0. In aceasta
situaie, nivelul activ al liniei de adresa A0 (A0=0) permite selecia
locaiei aflata in bank-ul inferior; in acelasi timp, nivelul inactiv al
semnalului ( BHE =1) impiedica selectia locatiei aflata in bank-ul
superior. In mod similar, cand se acceseaza un octet la o adresa
impara, acesta este transferat pe liniile superioare ale magistralei,
D15-D8. Acum nivelul activ al lui BHE ( BHE =0 ) permite selectia
locatiei aflata in bank-ul superior, in timp ce nivelul inactiv al liniei
de adresa A0 (A0=1) impiedica selectia bank-ului inferior. Asa cum
se arata in tabelul 1.3, 8086 poate accesa o locatie din lower bank
simultan cu una din upper bank pentru a efectua transferul unei
date de tip word. Cand octetul low al cuvintului ce trebuie
transferat se afla la o adresa para (deci se afla in lower bank),
cuvantul este aliniat i poate fi transferat intr-un singur ciclu de
magistrala. Liniile A19-A1 adreseaza locatia corespunzatoare din
ambele bank-uri, bank-uri care sunt amandoua selectate simultan,
cel inferior prin A0=0 iar cel superior prin BHE =0.
2 Conectarea memoriei de tip ROM i RAM la
microprocesorul Intel 8086
12

2.1 Decodificarea adreselor memoriei principale i selectia

circuitelor de memorie la microprocesorul Intel 8086
Memoria principala in sistemele cu microprocesor este
realizata cu circuite de memorie (ROM, RAM), conectarea
acestora facindu-se prin intermediul magistralelor de adrese, de
control i de date.
Microprocesorul Intel 8086 are 16 linii (16 biti) pe
magistrala de date i 20 linii (20biti) pe magistrala de adrese.
Spatiul adreselor contine 220-elemente.
Organizarea memoriei ca o succesiune de octeti este utilizata
din cauza ca octetul (byte-ul) reprezinta (si din considerente
tehnologice) unitatea unanim acceptata de reprezentare a
informatiei numerice. In acest caz accesul la memorie trebuie sa
permita un transfer flexibil (pe octeti sau pe cuvinte de 16 biti).
Formarea semnalului BHE i transferurile cu memoria, pe byte sau
cuvinte de 16 bii, este realizat de microprocesor n mod automat.
2.2 Exemplu de conectare a memoriei principale la
microprocesorului Intel 8086
Conectarea memoriei principale la magistralele microprocesorului
Zona
neutilizata
(disponibila)

1Mx8b
RAM
4 Circuite
(8Kx8)
ROM
4 Circuite
(8Kx8)

0FFFFH
32Kx8b
08000H
07FFFH
32Kx8b
00000H

Figura 2.1 Exemplu de alocare a zonelor ROM i

RAM ale memoriei principale
este exemplificata pentru cazul unui sistem cu microprocesorul
Intel 8086 avand o "harta" (map) a memoriei principale ca in figura
2.1.
13

Schema stuctural corespunzatoare este data in figura 2.2.

In exemplul considerat:
- Memoria ROM are capacitate de 32Kx8b (sau 16Kx16) i
este realizata cu 4 circuite de memorie (circuitele D2, D3, D4 i
D5) avind fiecare capacitate de memorare de 8Kx8b. Circuitul, de
exemplu D2, are 13 intrri de adrese i 8 ieiri de date. Numrul
intrrilor de adrese determin cantitatea celulelor de memorare, n
cazul dat 213 i numrul ieirilor de date- capacitatea (lrgimea)
celulei de memorie pe bii, n cazul dat 8bii. Deci organizarea
circuitului este 213 de celule fiecare pe 8 bii sau 8Kx8bii.
- Memoria RAM are capacitate de 32Kx8b i este realizata cu
4 circuite de memorie avind fiecare capacitate de memorare de
8Kx8b (D6, D7, D8, D9).
Circuitele D2, D3 (respectiv D4 i D5, D6 i D7, D8 i D9)
sunt grupate cte 2 pentru a ocupa limea magistralei de date
(lower bank, upper bank). Aceste perechi de circuite formeaz
blocuri de memorie- 2 de ROM (D2, D3 i D4, D5) i 2 de RAM
(D6, D7 i D8, D9). Aceste 4 blocuri sunt conectate n paralel la
magistrala de date. Aceasta impune activarea unui singur bloc la un
moment dat pe magistrala de date. Activarea unui singur bloc la un
moment dat i inactivarea celorlalte este asigurat de
decodificatorul D1 cu ajutorul semnalelor sale DC1, DC2, DC3 i
DC4. Blocurile inactivate prezint impedant nalt la iesire. La
intrrile decodificatorului se conecteaz urmtoarele linii de adrese
ce nu sunt folosite pentru adresarea circuitelor ce formeaz blocuri.
La citire din memorie, pe magistrala de date se va expune
cuvntul (2 octei), din care microprocesorul va alege octetul
necesar i l va scrie n registrul indicat de programul n execuie.
Din aceast cauz, semnalele A0 i BHE nu se conecteaz la
ROM.
La scriere n memorie este necesar s selectm octetul
inferior (D6, D8) i octetul superior (D7, D9) de memorie RAM.

14

Figura 2.2 Exemplu de conectare a memoriei

principale la microprocesorul Intel 8086
15

Pentru aceasta folosim semnalele A0 i BHE ce se

conecteaz la intrarea de selecie CS2 a circuitelor D6, D8 i
respectiv D7, D9 (vezi tab. 1.3). Semnalele A0 i BHE sunt
inversate deoarece intrarea CS2 este activat pe 1 (vezi tabelul de
adevr a circuitului 53717 din anex). La intrrile CEO i W
/R ale circuitelor de memorie se conecteaz semnalele de control
WR ale microprocesorului conform diagramelor din
RD i
figura 1.3 i tabelurilor de adevr ale circuitelor de memorie din
figura 2.2 prezente n anex.
Tabelul 2.1 reprezint un tabel de decodificare a adreselor
asociate schemei din figura 2.2, indicat a fi construit in etapa de
proiectare a unor astfel de scheme. Biii A15A14 ai magistralei de
adrese (intrri ale decodificatorului) selecteaz blocurile de
memorie: 00-ROM1, 01-ROM2, 10-RAM1, 11-RAM2
Tabelul 2.1 - Tabelul de decodificare al memoriei
ROM, RAM
A19-A16 A15A14A13A12

0000
0000
0000
0000
0000
0000
0000
0000

0000
0011
0100
0111
1000
1011
1100
1111

A11-A8

A7-A4

A3-A0

Adresele
blocului

0000
1111
0000
1111
0000
1111
0000
1111

0000
1111
0000
1111
0000
1111
0000
1111

0000
1111
0000
1111
0000
1111
0000
1111

00000H03FFFH
04000H07FFFH
08000H0BFFFH
0C000H0FFFFH

16

ROM1
ROM2
RAM1
RAM2

3 Generatorul de ceas i registre-buffere

3.1 Generatorul de ceas
Genneratorul de ceas (8284) (figura 3.1) este destinat
formrii semnalelor de sincronizare a microprocesorului i a
echipamentelor periferice (vezi [1]). Generatorul include scheme
pentru formarea frecvenei (impulsurilor) de sincronizare CLK,
semnalului de resetare RESET i a semnalului READY. n
dependen de nivelul conectat la intrarea F/ C , semnalele pot fi
formate din oscilaiile rezonatorului din cuar, conectat la intrrile
X1, X2 (F/ C =0), sau de la un generator extern conectat la
intrarea EFI (dac F/ C =1).

Figura 3.1 a reprezentarea grafic a generatorului;

b conectarea rezonatorului la generator
La intrarea RES se conecteaz o schem din RC
componente, ce asigur formarea semnalului la conectarea tensiunii
de alimentare (vezi figura 3.1b).
3.2 Registre-buffere 8282, 8283

17

Destinaia registrelor-buffere 8282, 8283 ntr-un sistem cu

microprocesor i8086 este de a memora temporar adresele i de a
amplifica semnalele de pe liniile de adrese/date ale
microprocesorului in cazul unui numar mare de circuite conectate
pe magistrala de adrese demultiplexat (figura 3.2).
Funciile pinilor:
- DI7-DI0 linii intrri de date;
- DO7-DO0 linii ieiri de date;
- STB semnal de validare, intrare;
- OE - activarea liniilor de ieire, intrare;
- Ucc, GND intrri de alimentare.
La trecerea semnalului din 1 n 0 pe intrarea STB, informaia
de pe liniile DI7-DI0 sunt memorate n buffer i se expun pe liniile
DO7-DO0.

Figura 3.2 Reprezentarea grafic a registrelor-buffere 8282,

8283
Semnalul OE activeaz liniile de ieire: cnd OE =0 liniile
de ieire sunt n stare activ, OE =1- ieirile n starea z (nalt
impedan).
n circuitul 8283 ieirile sunt inversate.
3.2 Registre-buffere 8286, 8287
Destinaia registrelor-buffere 8286, 8287 ntr-un sistem cu
microprocesor i8086 este de a memora temporar datele, de a
amplifica semnalele i de a organiza o magistral bidirecional de
date (figura 3.3).
Funciile pinilor:

18

A7-A0 linii intrri/ieiri de date (T/ R =1-intrri, T/ R

=0-ieiri);
B7-B0 linii intrri/ieiri de date (T/ R =0-intrri, T/ R
=1-ieiri);;
T/ R semnal ce indic direcia transferului, intrare (T/
R =1 direcia A B, T/ R =0 direcia B A);

Figura 3.3 Reprezentarea grafic a registrelor-buffere 8286,

8287
-

OE - activarea liniilor de ieire, intrare (Cnd OE =1,

ieirile selectate de T/ R sunt trecute n starea z);
- Ucc, GND intrri de alimentare.
n circuitul 8287 ieirile sunt inversate.

19

Anex

Caracteristicile tehnice ale unor circuite de memorie:

a) de tip ROM:
Circuitul de memorie 558P3

Figura A.1 Reprezentare grafic

Tabelul A.1 - Funciile pinilor 558P3
Numarul
Funcie
pinului
2, 3-10,
Address - Adrese intrri
21, 23, 24, 25
11-13,
Data Input/Output Date
15-19
intrare/ieire
20
Chip select Selectarea
circuitului
22
Chip Enable Output Activare
ieiri date
26
Erase- tergere, ndeprtarea
informaiei scrise
28
Tensiunea de alimentare
1
Tensiunea de programare
14
Comun (mas)

Nume
A12 , A7 A0,
A10, A11, A9, A8
DIO0-DIO2 ,
DIO3-DIO7
CS
CEO

ER

UCC
UPR
0V

Tabelul A.2 - Tabelul de adevr 558P3

CS

H
L
L
L

CEO ER

X
L
H
L

H
H
L
H

UPR
L
L
24V
24V

A0A12
X
A
X
A

DIO0-DIO7
Roff
Date ieiri
Roff
Date intrri

H(hight) - nivelul nalt al semnalului(1);

L(low) - nivelul jos al semnalului (0);
X - orice valoare;
20

Mod
funcionare
Pstrare
Citire
tergere
Scriere

A - valoarea adresei curente;

Roff starea z (nalt impedan).
Circuitul de memorie 57381A

Figura A.2 Reprezentare grafic

Tabelul A.3 - Funciile pinilor 573P81
Numarul
Funcie
pinului
2,3-10, 21,23, Address - Adrese intrri
24, 25, 26, 27
11-13,
Data Input/Output - Date
15-19
intrare/iesire
20
Chip select Selectarea circuitului
22
Chip Enable Output Activare
ieiri date
28
Tensiunea de alimentare
1
Tensiunea de programare
14
Comun (mas)
Tabelul A.4 - Tabelul de adevr 573P81
A0UPR
DIO0-DIO7
CS
CEO
A13
H
X
X
UCC
Roff
L
L
A
UCC
Date ieiri
L
H
A
180,5V
Date intrri
Circuitul de memorie 5734A

21

Nume
A12, A7-A0, A10, A11,
A9, A8, A13, A14
DIO0-DIO2,
DIO3-DIO7
CS
CEO

UCC
UPR
0V

Mod funcionare
Pstrare
Citire
Scriere

Figura A.3 Reprezentare grafic

Tabelul A.5 - Funciile pinilor 573P4
Numarul
Funcie
pinului
2, 3-10,
Address - Adrese intrri
21, 23, 24, 25
11-13,
Data Input/Output Date
15-19
intrare/ieire
20
Chip select Selectarea circuitului
22
Chip Enable Output Activare
ieiri date
27
Semnal programare
28
Tensiunea de alimentare
1
Tensiunea de programare
14
Comun (mas)
Tabelul A.6 - Tabelul de adevr 573P4
A0UPR
DIO0-DIO7
CS CEO PR
A12
H
X
X
X
UCC
Roff
L
L
H
A
UCC
Date ieiri
L
H
L
A
21,50,5V Date
intrari
Circuitul de memorie 160921A

22

Nume
A12, A7-A0,
A10, A11, A9, A8
DIO0-DIO2 ,
DIO3-DIO7
CS
CEO

PR

UCC
UPR
0V

Mod funcionare
Pstrare
Citire
Scriere

Figura A.4 Reprezentare grafic

Tabelul A.7 - Funciile pinilor 160921
Numarul
Funcie
pinului
2,3-10,
Address - Adrese intrri
21,23, 24, 25
11-13,
Data Input/Output - Date
15-19
intrare/iesire
20
Chip select Selectarea circuitului
22
Chip Enable Output Activare ieiri
date
27
Semnal programare
28
Tensiunea de alimentare, +5V
1
Tensiunea de alimentare, +21V
14
Comun (mas)
Tabelul A.8 - Tabelul de adevr 160921
A0DIO0-DIO7
A11
H
X
X
X
Roff
L
L
H
A
Date ieiri
L
H
L, impuls
A
Date
intrri

Circuitul de memorie 5738A

23

Nume
A12, A7-A0,
A10, A11, A9, A8
DIO0-DIO2,
DIO3-DIO7

UCC1
UCC2
0V
Mod
funcionare
Pstrare
Citire
Scriere

Figura A.5 Reprezentare grafic

Tabelul A.9 - Funciile pinilor 573P8
Numarul
Funcie
pinului
2,3-10, 21,23, Address - Adrese intrri
24, 25, 26, 27
11-13,
Data Input/Output - Date
15-19
intrare/iesire
20
Chip select Selectarea circuitului
22
Chip Enable Output Activare
ieiri date
28
Tensiunea de alimentare
1
Tensiunea de programare
Tabelul A.10 - Tabelul de adevr 573P8
A0UPR
DIO0-DIO7
CS
CEO
A14
H
X
X
UCC
Roff
L
L
A
UCC
Date ieiri
L
H
A
180,5V
Date intrri

Circuitul de memorie 18012A

24

Nume
A12, A7-A0, A10, A11,
A9, A8, A13, A14
DIO0-DIO2,
DIO3-DIO7
CS

CEO

UCC
UPR

Mod funcionare
Pstrare
Citire
Scriere

Figura A.6 Reprezentare grafic

Tabelul A.11 - Funciile pinilor 18012
Numarul
Funcie
pinului
4-11,
Address Data Output- Adrese
13-15,
intrri-date ieiri
17-20
16
Data Output - Data ieire
23
1

Chip select Selectarea

circuitului
Semnal de citire

3
2
24
12

Semnal validare
Semnal de rspuns
Tensiunea de alimentare
Comun (mas)

Nume
ADO4ADO11,
ADO3 ADO1,
ADO12ADO15
DO0
CS

UCC
0V

Tabelul A.12 - Tabelul de adevr 18012

ADO
DO
H
X
L
L

X
H
L

X
X
H

H
H
H

Roff
Roff
X

ADO1ADO12
Roff
Roff
AD

Date n cod direct

AD adresa datelor;
25

ADO13ADO15
Roff
Roff
AC

Mod
funcionare
Pstrare
Pstrare
Scrierea adresei
Citire

AC adresa circuitului.
Organizarea acestui circuit este 2 12x16 bii (4kx16). Pentru adresarea
celulelor de memorie se folosesc numai A1-A12. Circuitul este activat cnd
biii de adrese A13-A15 coincid cu codul interior al circuitului.

Figura A.7 Diagrama funcionrii 1801PE2A: regim- citire

b) de tip RAM:
Circuitul de memorie 1326A

26

Figura A.8 Reprezentare grafic

Tabelul A.13 - Funciile pinilor 1326A
Numrul
Funcie
pinului
1-7
Address - Adrese intrri
13-19
12
Data Input - Data intrare
8
Data Output - Data ieire
11
Chip Enable Activarea circuitului
9
Write/Read - Scriere/Citire
20
Tensiunea de alimentare
10
Comun (mas)

Nume
A6 A0,
A7 A13
DI
DO
CE

UCC
0V

Tabelul A.14 -Tabelul de adevr 1326A

A0-A13
H
L
L
L

X
L
L
H

X
A
A
A

DI
X
L
H
X

Circuitul de memorie 1329

27

DO
Roff
Roff
Roff
Date n cod
direct

Mod
funcionare
Pstrare
Scriere 0
Scriere 1
Citire

Figura A.9 Reprezentare grafic

Tabelul A.15 - Funciile pinilor 132P9A
Numrul
Funcie
pinului
1-4, 5-7,
Address - Adrese intrri
15-17
11 - 14
Data Input/Output - Date intrare/iesire
8
Chip select -Selectarea curcuitului
10
Write/Read - Scriere/Citire
18
Tensiunea de alimentare
9
Comun (mas)

Nume
A6 - A3, A0 - A2,
A9 - A7
DIO3 DIO0

UCC
0V

Tabelul A.16 - Tabelul de adevr 132P9A

A0 - A9
H
L
L
L

X
L
L
H

X
A
A
A

DIO0 DIO3
Roff
L
H
Date in cod
direct

Circuitul de memorie 13210

28

Mod
funcionare
Pstrare
Scriere 0
Scriere 1
Citire

Figura A.10 Reprezentare grafic

Tabelul A.17 - Funciile pinilor 132P10A
Numrul pinului
Funcie
1, 2, 3, 4-8,
Address - Adrese intrri
14-18,19, 20, 21
13
Data Input - Data intrare
9
Data Output - Data ieire
12
Chip select Selectarea
curcuitului
10
Write/Read - Scriere/Citire
22
Tensiunea de alimentare
11
Comun (mas)

Nume
A0, A2,A4, A6 A10,
A11-A15, A5, A3, A1
DI
DO

UCC
0V

Tabelul A.18 - Tabelul de adevr al circuitului 13210

A0-A15
DI
DO
Mod funcionare
H
X
X
X
Roff
Pstrare
L
L
A
L
Roff
Scriere 0
L
L
A
H
Roff
Scriere 1
L
H
A
X
Date n
Citire
cod direct

Circuitul de memorie 5374

29

Figura A.11 Reprezentare grafic

Tabelul A.19 - Funciile pinilor 537P4A
Numrul
Funcie
pinului
3-8,
13, Address - Adrese intrri
14, 15, 1618
11
Data Input - Data intrare
10
Data Output - Data ieire
2
Chip select - Selectarea curcuitului
12
Write/Read - Scriere/Citire
9
1

Nume
A0-A5, A10, A6,
A11, A7 - A9
DI
DO
CS
W/R

Tensiunea de alimentare
Comun (mas)

UCC
0V

Tabelul A.20 - Tabelul de adevr 537P4A

CS

W/R

A0 - A11

DI

DO

L
H
H
H

X
H
H
L

X
A
A
A

X
L
H
X

Roff
Roff
Roff
Date n cod
direct

Circuitul de memorie 53710

30

Mod
funcionare
Pstrare
Scriere 0
Scriere 1
Citire

Figura A.12 Reprezentare grafic

Tabelul A.21 - Funciile pinilor 537P10A
Numarul
Funcie
pinului
1-8, 19, 22, 23
Address - Adrese intrri
9-11, 13-17
Data Input/Output - Date
intrare/iesire
18
Chip select - Selectarea curcuitului
20
Chip Enable Output Activare
ieiri date
21
Write/Read - Scriere/Citire
24
Tensiunea de alimentare
12
Comun (mas)

Nume
A3-A10, A0, A1, A2
DIO0-DIO2, DIO3DIO7

UCC
0V

Tabelul A.22 - Tabelul de adevr 537P10A

A0-A10
DIO0 - DIO7
H
X
X
X
Roff
L
X
L
A
L
L
X
L
A
H
L
L
H
A
Date n cod
direct
L
H
H
A
Roff

Circuitul de memorie 53717

31

Mod funcionare
Pstrare
Scriere 0
Scriere 1
Citire
Pstrare

Figura A.13 Reprezentare grafic

Tabelul A.23 - Funciile pinilor 537P17
Numarul pinului
Funcie
2, 3-10, 21,
Address - Adrese intrri
23, 24, 25
11-13,
Data
Input/Output
Date
15-19
intrare/iesire
20, 26
Chip select Selectarea curcuitului
22

Chip Enable Output Activare ieiri

date
Write/Read - Scriere/Citire
Tensiunea de alimentare
Comun (mas)

27
28
14

Tabelul A.24 - Tabelul de adevr 537P17

A0 CS2
A12
M
M
X
X
X
L
H
X
L
A
L
H
X
L
A
L
H
L
H
A
L

Nume
A12, A7-A0, A10,
A11, A9, A8
DIO0 DIO2,
DIO3 DIO7
, CS2

UCC
0V

DIO0 DIO7
Roff
L
H

Mod
funcionare
Pstrare
Scriere 0
Scriere 1
Citire

Roff

Pstrare

Date n
cod direct

M orice valoare, excluznd L, H.

BIBLIOGRAFIE
1. 1810, .
, , , 1990
32

2.
, . , , ,
1990

33