Scopul lucrrii 1: Lucrarea are drept scop de a familiariza studenii cu softul PSpice student version pentru analiza circuitelor

electronice. Vor fi studiate elemente fundamentale ale lucrului cu acest program, comenzi importante, prezentarea procesului interactiv de analiz i mbuntire a unui circuit. Se va modela i simula circuite digitale i analogice. Se va simula poarta fundamental a familiei TTL. La finalul lucrrii studentul va trebui s posede cunotine pentru a putea realiza o operare eficient de simulare n programul PSpice. 1.Date teoretice Prezentarea simulatorului PSpice i a mediului de simulare
Proiectanii utilizeaz programul SPICE (Simulation Program with Integrated Circuit Emphasis) datorita acurateei simulrilor analogice i pentru semnal mixt ce pot fi realizate pentru o varietate de circuite electronice orientat pe simularea structurilor de circuite integrate (la origine). nc de la apariia simulatorului PSpice n 1985, acesta a fost ncontinuu mbuntit prin extinderea portofoliului de tehnologii pentru cele mai moderne computere i sisteme de operare. Facilitai i beneficii: introducerea schemei i editarea; utilizeaz capabilitile avansate ale OrCAD Capture sau Capture CIS pentru introducerea schemei; permite alegerea componentelor dintr-o bibliotec larg de modele pentru simulare. Import cu uurin proiectele PSpice realizate cu MicroSim Schematics, n vederea actualizrii acestora; navigheaz rapid n proiectele complexe utiliznd browser-ul ierarhic; creeaz scheme bloc ierarhizate cu amplasarea automat a pinilor; interconectarea componentelor analogice i digitale se reflect n mod real n analiza semnalului. Simulatorul realizeaz n mod automat transferul ntre domeniile analogic i digital Cadence Concept HDL este de asemenea Comenzi de analiz: .DC analiza de curent continuu (c.c.) .AC analiza de semnal mic n domeniul frecven .TRAN analiza regimului tranzitoriu (n domeniul timp) .TEMP analiza parametric funcie de temperatur .OP calculul punctului static de funcionare (PSF) .TF transferul de semnal mic n c.c. .SENS calculul senzitivitilor .NOISE analiza de zgomot .STEP analiza parametric .MC analiza statistic Monte Carlo; .FOUR analiza Fourier .WCASEanaliza statistic a celui mai defavorabil caz Comenzi de modelare: .MODELpentru tipul i parametrii modelelor dispozitivelor .SUBCKT nceputul descrierii unui subcircuit .ENDS sfritul descrierii unui subcircuit Comenzi de prelucrare i control: .PROBE salvarea rezultatelor n fiierul de date ".DAT" .PARAM definirea unui parametru .LIB specificarea bibliotecii de modele .PRINT tiprirea sub form tabelar a rezultatelor .INC includerea unui alt fiier n cel prezent .WATCH afiarea rezultatelor n timpul simulrii

.WIDTH lungimea liniei de caractere din fiierul de ieire .PLOT trasarea grafic prin puncte a rezultatelor .END sfrit fiier de intrare.

2. Ordinea de lucru
Schema electrica de simulare a puntii de redresare
L2

1
Gen1

L1 1mH

R1 0.5

3 4
D1

100H D2 C1 20 R2 D3 10000

D4

0 6

de laborator nr-2 vin 1 0 sin(0v 220v 50hz 0 0 0) .tran (2ms 0.25) l1 2 1 1mH r1 2 3 0.5 d1 3 4 d210 d2 0 4 d210 d3 6 3 d210 d4 6 0 d210 l2 4 5 100uh c1 5 6 1000u r2 5 6 20 .model d210 d(is=1.26p n=1.1 rs=0.11 cjo=140p tt=1.27e-8 m=0.26 vj=0.73 fc=0.5 bv=200 ibv=1e-10 eg=1.11 xti=3) .probe .end

*lucrare

Rezultatele simularii: V(1) Diagrama tensiunii la intrarea redresorului

V(6) Tensiunea redresorului luata pe condensator
400V

0V SEL>> -400V 400V

V(1)

0V

-400V 400V

V(4)

0V

-400V

0s

V(6)

50ms

100ms Time

150ms

200ms

250ms

Tema 1. Se vor alctui fiierele text de intrare pentru circuitul electric al elementului TTL din fig.1.5 cu ajutorul editorului de text. La editarea fiierului se vor respecta paii descrii mai sus utiliznd liniile de instruciuni, astfel nct s se descrie schema ntr-un timp ct mai scurt. Se realizeaz simularea circuitului propus n PSpice i vizualizarea rezultatelor simulrii cu ajutorului programei Probe. Poarta fundamental a familiei TTL care permite generarea oricrei funcii logice i st la baza dezvoltrilor ulterioare din cadrul familiei, este poarta I-NU (NAND), prezentat n varianta standard n figura 1.5. Pot fi evideniate etajele: un etaj de intrare care folosete un tranzistor cu dou emitoare Q1 (=Q01+Q02) responsabil cu implementarea funciei logice I, precum i diodele VD1, VD2 diode de limitare a eventualelor vrfuri negative de tensiune care pot aprea pe intrri datorit unui fenomen asociat cu propagarea unor semnale numerice pe firele de conexiune; un etaj intermediar de comand n antifaz realizat cu Q2 avnd rolul de a asigura separarea intrare-ieire (ctig de curent) ct i comanda n antifaz (a funciei logice NU) a etajului de ieire; un etaj de ieire ntr-o configuraie particular, etaj n contratimp cu sarcin activ realizat cu Q3, Q5, VD3 (Q3, R3 constituie sarcina activ) numit n literatur etaj totempole; acesta este responsabil cu asigurarea ctigului de curent necesar pentru controlul tensiunii la bornele impedanei de sarcin (Rs/Cs); el mai asigur i o impedan sczut de ieire la tranziia acesteia din 0 n 1 permind obinerea unei viteze mari de variaie a tensiunii la bornele sarcinii (ncrcarea componentei capacitive a sarcinii).

Schema porii logice fundamentale a familiei TTL

Partea I
Vdd 5 0 dc 5v Vin1 1 0 0v .dc vin2 0 5 0.1 vin2 2 0 5v R1 5 3 2.1K R2 5 6 840 R3 5 7 840 R4 9 10 840 R5 9 11 840 D01 1 0 KD DO2 2 0 KD D1 8 12 KD .MODEL KD D(is=1.26p n=1.1 rs=0.11 cjo=140.7p tt=1.28e-8 m=0.26 vj=0.73 fc=0.5 bv=200 ibv=1e-10 eg=1.11 xti=3) Q01 4 3 1 KT115 Q02 4 3 2 KT115 Q2 6 4 9 KT115 Q3 7 6 8 KT115 Q4 11 10 0 KT115 Q5 12 9 0 KT115 .MODEL KT115 NPN(is=5.28f xti=3 eg=1.11 vaf=86 bf=185.1 ne=7.428 ise=28.21n ikf=0.4922 xtb=1.5 var=25 br=2.713 +nc=2 isc=21.2p ikr=0.25 rb=52 rc=1.65 cjc=9.92p vjc=0.65 mjc=0.33 fc=0.5 cje=11.3p vje=0.69 mje=0.33 tr=57.71n tf=611.5p itf=0.52 +vtf=80 xtf=2) .tran(0.01us 100us) .PROBE
.END
1.0uV 0V SEL>> -1.0uV 5.0V

V(1)

2.5V

0V 4.910220V

V(2)

4.910215V

4.910210V

0V

V(12)

0.5V

1.0V

1.5V

2.0V

2.5V vin2

3.0V

3.5V

4.0V

4.5V

5.0V

*Lab

nr.2.partea 2 analiza elementului T.T.L.Iregim static. Vdd 5 0 dc 5v Vin1 1 0 5v .dc vin2 0 5 0.1 vin2 2 0 5v R1 5 3 2.1K R2 5 6 840 R3 5 7 840 R4 9 10 840 R5 9 11 840 D01 1 0 KD DO2 2 0 KD D1 8 12 KD .MODEL KD D(is=1.26p n=1.1 rs=0.11 cjo=140.7p tt=1.28e-8 m=0.26 vj=0.73 fc=0.5 bv=200 ibv=1e-10 eg=1.11 xti=3) Q01 4 3 1 KT115 Q02 4 3 2 KT115 Q2 6 4 9 KT115 Q3 7 6 8 KT115 Q4 11 10 0 KT115 Q5 12 9 0 KT115 .MODEL KT115 NPN(is=5.28f xti=3 eg=1.11 vaf=86 bf=185.1 ne=7.428 ise=28.21n ikf=0.4922 xtb=1.5 var=25 br=2.713 +nc=2 isc=21.2p ikr=0.25 rb=52 rc=1.65 cjc=9.92p vjc=0.65 mjc=0.33 fc=0.5 cje=11.3p vje=0.69 mje=0.33 tr=57.71n tf=611.5p itf=0.52 +vtf=80 xtf=2) .tran(0.01us 100us) .PROBE .END
10V 5V

0V V(1) 5.0V

2.5V

0V 5.0V

V(2)

2.5V SEL>> 0V 0V V(12) vin2 0.5V 1.0V 1.5V 2.0V 2.5V 3.0V 3.5V 4.0V 4.5V 5.0V

Partea III
*Lab

nr.2.partea 3 analiza elementului T.T.L.In regim static. Vdd 5 0 dc 5v vin1 1 0 pulse(0.1v 5v 4us 0.1us 0.1us 5us 10us) vin2 2 0 pulse(0.1v 5v 6us 0.1us 0.1us 7us 10us) R1 5 3 2.1K R2 5 6 840 R3 5 7 840 R4 9 10 840

R5 9 11 840 D01 1 0 KD DO2 2 0 KD D1 8 12 KD .MODEL KD D(is=1.26p n=1.1 rs=0.11 cjo=140.7p tt=1.28e-8 m=0.26 vj=0.73 fc=0.5 bv=200 ibv=1e-10 eg=1.11 xti=3) Q01 4 3 1 KT115 Q02 4 3 2 KT115 Q2 6 4 9 KT115 Q3 7 6 8 KT115 Q4 11 10 0 KT115 Q5 12 9 0 KT115 .MODEL KT115 NPN(is=5.28f xti=3 eg=1.11 vaf=86 bf=185.1 ne=7.428 ise=28.21n ikf=0.4922 xtb=1.5 var=25 br=2.713 +nc=2 isc=21.2p ikr=0.25 rb=52 rc=1.65 cjc=9.92p vjc=0.65 mjc=0.33 fc=0.5 cje=11.3p vje=0.69 mje=0.33 tr=57.71n tf=611.5p itf=0.52 +vtf=80 xtf=2) .tran(0.01us 100us) .PROBE .END
5.0V

2.5V

0V V(1) 5.0V

2.5V SEL>> 0V 10V

V(2)

0V

-10V

0s

V(12)

10us

20us

30us

40us

50us Time

60us

70us

80us

90us

100us

Concluzie: In aceasta lucrare am studiat softul Pspice student version si am analizat circuitele electronice unde am modelat si am simulat circuite digitale i analogice pe baza familiei TTL unde in final eu am capat cunotine pentru a putea realiza o operare eficient de simulare n PSpice.