STRUCTURI COMBINAIONALE CU MULTI-

PLEXOARE I DEMULTIPLEXOARE (MSI)

1. Scopul lucrrii
Studiul structurilor numerice fundamentale realizate cu circuite MSI
(Medium Scale Integration) i nsuirea metodelor de analiz i sintez a
acestor structuri.

2. Aparate necesare
- panou logic
- surs de alimentare reglabil
- voltmetru electronic (sau tip MAVO-35)
- cordoane de legtur

3. Consideraii teoretice
Funciile binare pot fi implementate cu ajutorul unor structuri
combinaionale MSI, fr a mai fi necesar minimizarea lor.
O astfel de structur este decodificatorul (DCD). Decodificatorul este un
circuit integrat pe scar medie, care identific un cod de intrare prin activarea unei
singure linii de ieire. Dac circuitul are n variabile binare de intrare, atunci
numrul liniilor de ieire este 2 n . Figura 3.1 arat structura circuitului pentru n=2.
A
A B 0 1 2 3 1
B A 2
0 0 0 1 1 1 0
DCD
0 1 1 0 1 1 B 2
0 1 2 3
1 0 1 1 0 1
1 1 1 1 1 0 P0 P1 P2 P3
P0 P1 P2 P3
Fig. 3.1 Structura, tabelul de adevr i reprezentarea decodificatorului pentru n=2
Demultiplexorul (DMUX) este un circuit construit pe structura
decodificatorului, care permite transmiterea datelor de pe o singur cale de intrare
pe una din cele 2 n ci de ieire. Selecia liniilor de ieire se face prin aplicarea
unui cod binar pe n linii de intrare, care devin acum intrri de selecie. Structura
demultiplexorului pentru n = 2 este dat n figura 3.2.
Multiplexorul (MUX) realizeaz funcia invers demultiplexorului, adic
permite transmiterea datelor de la una din cele 2 n ci de intrare la o singur cale
de ieire. Selecia unei anumite intrri de date se face prin aplicarea unui cod binar
pe n linii de intrare, linii care sunt intrrile de selecie. Structura multiplexorului
pentru n = 2 este dat n figura 3.3.

1
 A
B
A 2
1
I
I 0 DMUX
ENABLE B 2
0 1 2 3 ENABLE
(prin conectarea la 0 permite
accesul datelor de pe intrare )

P0 .I P1 .I P2 .I P3 .I

Fig. 3.2 Structura i reprezentarea demultiplexorului pentru n=2

I0 I1 I2 I3
A
I0 I1 I2 I3
B
0 1 2 3
E A 2
1

B 2
0 MUX E

W W

W W

Fig. 3.3 Structura i reprezentarea multiplexorului pentru n=2

Aceste structuri combinaionale MSI implementeaz toi termenii produs
fundamentali ai unei funcii cu numr de variabile mai mic sau egal cu numrul de
intrri de selecie n. Din acest motiv, implementarea funciilor binare nu necesit
operaii de minimizare, ci numai alegerea corect a conexiunilor. Dac numrul de
variabile ale funciei este mai mic sau egal cu numrul de intrri de selecie n, atunci
implementarea se face direct, iar n caz contrar mai sunt necesare o serie de
transformri algebrice pentru a gsi o alt structur adiional format de obicei din
pori, care s completeze lipsa intrrilor de selecie de la MUX sau DMUX.
Exemplu: S se implementeze cu demultiplexor i apoi cu multiplexor
urmtoarea funcie binar: f = P0 + P1 + P2 + P6 + P7 .
Pentru implementarea cu DMUX ne intereseaz termenii Pi , deci scriem
funcia sub forma f = P0 P1 P2 P6 P7

A 2
2
I 1
B 2
1
DMUX
0 E 2 0 1 2 3 4 5 6 7
C 2 A 2
0 1 2 3 4 5 6 7
B 2
1
MUX E
0
C 2
W

f
f
Fig. 3.4 Implementarea funciei cu demultiplexor i cu multiplexor

2
4. Modul de lucru
Dac panoul logic nu este prevzut cu surs de alimentare de la reea, se
alimenteaz cu o tensiune de 5V de la o surs de tensiune reglabil. ATENIE LA
RESPECTAREA POLARITII I LA VALOAREA INIIAL A
TENSIUNII! Datorit diodei din reeaua de protecie se msoar cu un voltmetru
tensiunea ntre pinii de alimentare indicai de catalog (la circuitele integrate care
conin pori logice, ntre pinii 14 i 7). Se pornete de la 0V i se mrete tensiunea de
la surs, pn ce valoarea msurat ajunge la +5V. Valoarea limit absolut de catalog
este de +7V. Depirea valorii limit absolute va distruge cu o mare probabilitate
circuitele integrate!
+ _

14 13 12 11 10 9 8

+
V V+
_

1 2 3 4 5 6 7

Fig. 4.1 Stabilirea tensiunii corecte de alimentare a panoului logic

Circuitele integrate MSI au deja o complexitate mai mare i utilizarea lor la
implementarea unor scheme electrice nu se mai poate face fr consultarea foii de
catalog.
Panoul logic conine dou circuite integrate MSI realizate n tehnologie TTL
standard. Circuitul SN 74150 este un multiplexor cu 4 intrri de selecie, deci cu 16
ci de intrare, iar circuitul SN 74155 este un circuit cu funcie dubl: fie un
demultiplexor cu 3 intrri de selecie, fie dou demultiplexoare cu cte 2 intrri de
selecie.
Foile de catalog furnizeaz informaia complet pentru utilizarea corect a
acestor circuite integrate. Chiar dac circuitele sunt fabricate de alt productor, ele
trebuie s respecte standardul elaborat de firma TEXAS INSTRUMENTS. Foile de
catalog care conin numai informaiile strict necesare pentru utilizarea celor 2 circuite
integrate sunt prezentate n paginile urmtoare. n cazul structurilor combinaionale,
aceste informaii strict necesare se refer la configuraia pinilor i la tabelele de
adevr.
Observm c pinul ENABLE din descrierea teoretic de mai sus se numete
aici STROBE i are rolul de a permite accesul datelor la ieire. El trebuie conectat la
mas (0 logic), dup cum rezult din tabelele de adevr. O alt deosebire important
const n notarea variabilelor aplicate pe intrrile de selecie. La sinteza structurilor
combinaionale cu pori logice, sau la prezentarea teoretic de mai sus, s-a notat cu A
variabila mai semnificativ, iar cea mai puin semnificativ cu B, C sau D, funcie de
numrul total de variabile. Convenia adoptat de firma TEXAS INSTRUMENTS,
dup cum observm din tabelele de adevr, este exact invers: C sau D este intrarea de
selecie mai semnificativ, iar A este intrarea de selecie cea mai puin semnificativ.
n fond este vorba de o simpl convenie de care trebuie ns s inem seam pentru
folosirea corect a circuitelor. Iat de ce este obligatorie consultarea foii de catalog
atunci cnd proiectm diverse structuri folosind circuite integrate numerice!

3
5
6
 4.1. Se consider funcia binar definit de tabelul de adevr din figura 4.2. Se
implementeaz folosind circuitul integrat SN 74155 ca demultiplexor cu 8 ci de ieire
i se verific funcionarea circuitului obinut folosind tabelul de adevr.

C B A f
C 1C 2C 1G
0 0 0 1
0 0 1 0 B B SN 74155 2G
0 1 0 0 A A 0 1 2 3 4 5 6 7
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 0
1 1 1 1 f
Fig. 4.2 Implementarea unei funcii binare cu circuitul SN 74155

4.2. Un juriu format din 4 persoane decide asupra reuitei unui concurent prin
majoritate de voturi, semnalizate prin aprinderea unui element de afiaj. Se
implementeaz funcia care comand aprinderea LED-ului folosind circuitul integrat
SN 74150. Segmentele elementului de afiaj de pe panou se aprind pentru 0 logic.
D C B A f
0 0 0 0 0
0 0 0 1 0
0 0 1 0 0 1
0 0 1 1 0 0
0 1 0 0 0
0 1 0 1 0 D D I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I11 I12 I13 I14 I15
0 1 1 0 0
0 1 1 1 1 C C
1 0 0 0 0 SN 74150 G
1 0 0 1 0 B B
1 0 1 0 0
1 0 1 1 1 A A W
1 1 0 0 0
1 1 0 1 1
1 1 1 0 1
1 1 1 1 1 f
Fig. 4.3 Implementarea funciei de vot majoritar cu circuitul SN 74150

4.3. Se repet punctul 4.2 folosind circuitul integrat SN 74155 ca

demultiplexor cu 8 ci de ieire i se verific funcionarea circuitului obinut folosind
tabelul de adevr dat n figura 4.3. Sinteza schemei logice este prezentat la punctul
5.1.

D 1C 2C 1G
C B SN 74155 2G
B A 0 1 2 3 4 5 6 7

Fig. 4.4 Implementarea funciei de vot majoritar cu circuitul SN 74155 i pori

7
5. Probleme rezolvate
5.1. S se fac sinteza funciei reprezentat prin tabelul de adevr din figura
4.3 cu ajutorul unui demultiplexor cu 8 ci de ieire.
Rezolvare:
Funcia poate fi scris n forma canonic disjunctiv sub forma:
f = P7 + P11 + P13 + P14 + P15 . Observm ns c numrul de variabile ale funciei este
mai mare dect numrul intrrilor de selecie a demultiplexorului. Din acest motiv
vom face o serie de transformri algebrice care s pun n eviden mintermenii unei
funcii de 3 variabile, mintermeni care sunt disponibili la ieirile demultiplexorului.
Cea de-a patra variabil va fi introdus ntr-o logic combinaional suplimentar,
realizat de obicei cu pori logice.
f = P7 + P11 + P13 + P14 + P15 = DCBA + DC BA + DCBA + DCBA + DCBA =
= A( DCB + DC B + DCB + DCB ) + ADCB = A( P3' + P5' + P6' + P7' ) + A P7' =

= A( P3' + P5' + P6' ) + P7' = A P3' P5' P6' + P7' = A P3' P5' P6' P7'
Expresia algebric obinut permite implementarea funciei f, conform schemei
din figura 4.4. Este evident c oricare alte 3 variabile puteau fi aplicate pe intrrile de
selecie ale demultiplexorului, cu condiia refacerii calculelor de mai sus.
5.2. S se proiecteze un convertor de cod din cod binar n cod Gray pentru
numere reprezentate pe 3 bii, folosind:
a) un decodificator cu 3 intrri de selecie.
b) multiplexoare cu cte 2 intrri de selecie.
c) un numr minim de circuite.
Rezolvare:
Dou reprezentri succesive n cod Gray difer printr-un singur bit. Tabelul din
figura 5.1 indic corespondena cod binar - cod Gray, iar schema logic din figura 5.1
prezint soluia de la punctul a. Pentru sinteza schemelor logice n probleme,
propunem ca variabila A s fie aplicat pe intrarea de selecie cea mai semnificativ.

A B C AG BG CG A 2
2

B 2
1
DCD
0 0 0 0 0 0 2
0
C
0 0 1 0 0 1 0 1 2 3 4 5 6 7

0 1 0 0 1 1
0 1 1 0 1 0
1 0 0 1 1 0
1 0 1 1 1 1
1 1 0 1 0 1
1 1 1 1 0 0 AG BG CG

Fig. 5.1 Convertor de cod binar - Gray cu decodificator i pori

b) Se pot folosi multiplexoare cu cte 2 intrri de selecie prin transformrile:
AG = ABC + ABC + ABC + ABC = ( AB + AB) C + ( AB + AB) C = P2' + P3'
BG = ABC + ABC + ABC + ABC = ( AB + AB ) C + ( AB + AB ) C = P1' + P2'
CG = ABC + ABC + ABC + ABC = ( P0' + P2' ) C + ( P1' + P3' ) C

8
 C
0 1 0 1
1
1 0 1 2 3 1 0 1 2 3 1 0 1 2 3
A 2 A 2 A 2
B 2
0 MUX E
B 2
0 MUX E
B 2
0 MUX E
W W W

AG BG CG

Fig. 5.2 Convertor de cod binar - Gray cu multiplexoare

Schema logic din figura 5.2 prezint o soluie a problemei. Sunt posibile i
alte soluii, funcie de alegerea variabilelor care se aplic pe intrrile de selecie.
c) Implementarea cea mai simpl este cu pori logice. Prin minimizare cu
ajutorul diagramei Veitch-Karnaugh rezult urmtoarele relaii:
AG = A , BG = AB + AB = A B , CG = BC + BC = B C .
Deci implementarea cea mai simpl este cu dou pori logice SAU-EXCLUSIV.

6. Probleme propuse
6.1. S se implementeze un sumator complet de 1 bit folosind multiplexoare
cu 4 ci de intrare. S se implementeze acelai circuit folosind un decodificator cu 2
intrri de selecie i s se compare cele dou soluii.

6.2. O structur numeric combinaional are 6 intrri i o ieire. Dou din cele
6 intrri sunt intrri de selecie care stabilesc modul de funcionare al circuitului, iar
celelalte 4 sunt intrri de date. Tabelul din figura 6.1 explic funcionarea circuitului.
S se reprezinte schema logic a circuitului folosind:
a) un multiplexor cu 2 intrri de selecie i un numr minim de pori logice.
b) un demultiplexor cu 2 intrri de selecie i un numr minim de pori logice
I-NU.

F0 F1 aciune A3 A2 A1 A0

0 0 Q=1 dac A 3 A2 A1 A0 este multiplu de 2 F0

0 1 Q=1 dac A 3 A2 A1 A0 este multiplu de 4 CLC
1 0 Q=1 dac A 3 A2 A1 A0 = 13 F1
1 1 Q=1 dac A3 = 1
Q
Fig. 6.1 Tabelul care descrie funcionarea circuitului

6.3. S se proiecteze un demultiplexor cu 32 ci de ieire, folosind numai

demultiplexoare cu 8 ci de ieire.

6.4. S se realizeze o extindere a capacitii de multiplexare de la 8 la 16 ci,

folosind multiplexoare cu 8 ci de intrare i un numr minim de pori I-NU.