LUCRAREA 10

Bistabilul JK.Bistabilul T.Divizoare de frecvenţă.

Scopul lucrării

Vor fi studiate circuitele basculante bistabile JK, T,realizarea acestora

precum şi utilizarea lor ca elemente de memorie şi în aplicaţii.

Consideraţii teoretice

1. Bistabilul JK

În lucrarea 8 a fost studiat bistabilul RS.Am observat că nu putem avea

ambele intrări active la un moment dat , aceasta fiind o combinaţie nepermisă. Bistabilul
JK funcţionează asemănător bistabilului de tip RS numai că pentru cea de a 4-a
configuraţie binară de intrare J=K=1 are definit un comportament univoc.Astfel, în acest
caz, bistabilul trece tot timpul în starea complementară celei în care se afla (pe frontul
semnalului de tact ).Structura bistabilului JK se obţine completând-o pe cea a bistabilului
RS. Reprezentarea cu porţi logice este cea din figura 10.1.

1
J 2
6
4 Q
5

CLK

1
2 Q
6
K 4
5

Figura 10.1

Funcţionarea circuitului basculant bistabil JK este redată în tabelele din

figura 10.2.Este vorba de aceiaşi funcţionare dar în funcţie de cum evoluează intrările(a)
sau cum ar trebui să fie intrările pentru o anumită evoluţie a ieşirii (b). În figura 10.3a)
este prezentată schema bloc a unui bistabil JK.Ca şi la bistabilul D sunt păstrate intrările
de set şi de reset.Restul intrărilor au semnificaţia cunoscută.

1
 J K Qn Qn+1 Qn Qn+1 J K
0 0 Qn Qn 0 0 0 *
0 1 Qn 0 0 1 1 *
1 0 Qn 1 1 0 * 1
1 1 Qn Qn 1 1 * 0
a) b
)
Figura 10.2

T
2

2
4 15 4 15
SD

SD
J Q J Q
1 1
CLK CLK
16 14 16 14
CD

CD
K Q K Q
3

3
a) b)
Figura 10.3

2. Bistabilul T

Se obţine legând împreună ambele intrări ale unui bistabil

JK.Reprezentarea este cea din figura 10.3 b). Ca funcţionare, în cazul în care avem
valoarea logică 1 la intrare, pe fiecare front coborâtor al semnalului de tact ,bistabilul
comută în starea complementară celei în care se găseşte.
Tabelul din figura 10.4 prezintă funcţionarea unui bistabil de tip T:

T Qn+1
0 Qn
1 Qn

Figura 10.4

3. Divizoare de frecvenţă

3.1 Divizoare de frecvenţă cu 2n.

Ştim că atunci când un bistabil are ambele intrări active(J respectiv K) îşi
schimbă starea la fiecare impuls de tact. Rezultă că pentru o divizare cu 2 a frecvenţei

2
avem nevoie de un bistabil iar pentru o divizare cu 2n de n bistabile legate ca în figura
10.5 adică fiecare ieşire a unui bistabil e legată la intrarea de tact a bistabilului următor:

'1'
2

2
4 15 4 15 4 15 Q
SD

SD

SD
J Q J Q J Q
CLK 1 1 1
CLK CLK CLK
16 14 16 14 16 14
CD

CD

CD
K Q K Q K Q
3

3
Figura 10.5

Figura 10.6

Aşa cum reiese şi din figura 10.6 care reprezintă simularea funcţionării
unui bistabil,ieşirea Q are o frecvenţă de jumătate din frecvenţa tactului în cazul în care
ambele intrări J şi K sunt pe 1.

3.2 Divizorul de frecvenţă cu 3.

Pentru a realiza un divizor de frecvenţă cu 3 avem nevoie de cel puţin 2

bistabile JK. Pentru cele 2 bistabile trebuie să avem următoarele forme de undă:

Figura 10.7

3
 Folosind tabelul de funcţionare a unui bistabil JK şi formele de undă
prezentate se întocmeşte tabelul din figura 10.8.

Q1n Q2n Q1n+1 Q2n+1 J1 K1 J2 K2

1 0 0 1 * 1 1 *
0 1 0 0 0 * * 1
0 0 1 0 1 * 0 *
1 1 * * * * * *

Figura 10.8

În urma minimizării se obţin următoarele 4 ecuaţii pentru intrări:

J1 = Q2 ; K1 = ‘1’ ; J2 = Q1 ; K2 = ‘1’. (10.1)

Schema obţinută pentru divizor este cea din figura 10.9.

2

2
4 15 4 15
SD

SD
J Q J Q
CLK 1 1 1 2
CLK CLK
1 16 14 16 14
CD

CD

K Q K Q
3

Figura 10.9

Desfăşurarea lucrării

 Va fi testată folosind porţi logice SI-NU schema bistabilului JK (cea din figura
10.1).Vor fi folosite placa de test, placa de achiziţie iar pentru afişarea rezultatelor
afişajul plăcii şi ecranul monitorului.
 Va fi testată ,folosind aceleaşi echipamente ,funcţionarea unui bistabil T obţinut dintr-
un bistabil JK prin legarea ambelor intrări la 1 logic.
 Folosind mediul VHDL vor fi proiectate şi simulate un divizor de frecvenţă cu 3 şi
unul cu 8.
 Va fi proiectat, şi testată funcţionarea unui divizor de frecvenţă cu 5 folosind bistabile
JK.
 Va fi studiată funcţionarea circuitului din figura 10.10 folosind diagrame de
timp.Interesează forma ieşirii Q2.Pentru aceasta va fi simulată funcţionarea circuitului
în VHDL şi apoi testată funcţionarea sa folosind echipamentele de la primul punct şi
cele 2 bistabile.

4
 2

4
4 15 2 5

SD

SD
J Q D Q
CLK 1 1 3 2
CLK CLK
16 14 6

CD

CD
K Q Q

1
Figura 10.10

Temă de casă

 Proiectaţi un divizor de frecvenţă cu 16 folosind bistabile JK.