CID Final (Exemplu)

Figura urmatoare prezinta un circuit format dintr-un automat si un numarator, instantate intr-un
modul denumit TOP. Fiecare din module are intrarile si iesirile denumite pe figura. Comparatorul
indica egalitatea intrarilor A si B prin valoarea 1 logic la iesirea E. Diagrama de stari a automatului
este indicata in figura. Numaratorul are iesire de 8 biti.

Se cer urmatoarele:

1) sa se implementeze submodulele si modulul TOP

2) sa se implementeze un modul de test denumit TB care instantiaza modulul TOP si produce la
intrarea sa o secventa de valori diferite ale semnalului in, astfel incat automatul sa parcurga
toate cele 4 stari. Se va realiza simularea cu Modelsim si vizualizarea formei de unda.
3) Se va sintetiza si programa in placa FPGA modulul TOP, conectand IN la KEY 0, si iesirea
OUT va fi conectata la LEDG0. Semnalul de ceas al TOP va fi conectat la CLOCK_50
4) Folosind placa FPGA, studentul va demonstra utilizarea circuitului implementat, conform
cerintelor cadrului didactic.

Se vor incarca in assignment-ul Moodle urmatoarele, dupa caz:

• toate fisierele sursa reprezentand descrierile submodulelor, a modulului RALU si a
modulului de test
• un print-screen al formei de unda generata de simularea cu Modelsim
• Proiectul si fisierul de constrangeri Quartus (fisierele .qpf si .qsf din directorul proiectului)