3.
1.a.
Rolul structurii Data Write Buffer ( Store buffer) intr-o
arhitectura superscalara. Avantaje.
Raspuns:
DWB este o coadă FIFO (First In First Out) de lungime
parametrizabilă, a cărei valoare trebuie să fie minim IRmax, şi
care s-a ales aici de 32 locaţii. Fiecare locaţie conţine adresa de
memorie (virtuală) şi data de scris. Considerăm că DWB conţine
suficiente porturi de scriere pentru a susţine cea mai defavorabilă
situaţie (STORE-uri multe, independente şi simultane în
fereastra IRmax fiind deci posibile), oferind deci porturi de
scriere virtuale multiple. În schimb D-Cache va conţine un
singur port de citire (LOAD) şi un singur port de scriere
(STORE), reflectând o situaţie cât mai reală. Considerăm latenţa
de scriere a datelor în DWB de 1 tact iar latenţa de scriere a
datelor în D-Cache este de 2-3 tacte (parametrizabilă). Cu DWB
sunt posibile deci STORE-uri simultane, fără el acestea trebuind
serializate cu penalităţile de rigoare. În plus DWB va putea
rezolva prin "bypassing" foarte elegant hazarduri de tip "LOAD
after STORE" cu adrese identice, nemaifiind deci necesară
accesarea sistemului de memorie de către instrucţiunea LOAD.
Creşterea latenţei procesorului de ieşire DWB de la 2 la 3 cicli
determină o diminuare a performanţei de 11.63%. Rezultă cu cât
va fi făcut mai rapid procesul de scriere al DWB în cache-ul de
date în cazul hit-ului, se va îmbunătăţi rata de procesare.
Utilizarea a două porturi de citire faţă de numai unul singur duce
la o scădere a ratei de procesare cu aproximativ 5%. O concluzie
desprinsă în urma simulării este aceea că folosirea DWB în
scopul rezolvării hazardurilor de tip "LOAD after STORE" este
utilă doar în 5 din 8 cazuri, pentru 3 din benchmark-uri
neexistând hazarduri de date la memorie. Studiind în condiţii
egale - cu DWB şi fără DWB - (latenţa_DWB=1=latenţa
instrucţiunilor executate cu hit în cache-ul de date, un singur port
de citire şi unul de scriere în cache-ul de date) rezultă avantajul
concludent al buffer-ului DWB asupra performanţei
procesorului, prin tehnica de bypassing, determinând o creştere a
ratei de procesare cu 17.87%.
1.b.
Definiti mecanismul de colapsare (combining) a instructiunii.
Avantaje si dezavantaje
Raspuns:
Aceste instrucţiuni provin din sinteza, realizată prin mijloace
hardware de tip colapsare "run-time" sau software (static, prin
scheduler), a două instrucţiuni dependente RAW într-una singură
mai complexă. Nu este absolut necesar ca cele două instrucţiuni
combinate să fie consecutive, ci doar succesive în program. Este
însă necesar ca unităţile funcţionale din cadrul CPU să permită
execuţia acestor instrucţiuni combinate, care pot avea 3 operanzi
sursă în loc de doi.
4.a.
Ce reprezinta si ce rol are un simulator dedicat unei arhitecturi
de calcul?
Metodologii de simulare cunoscute. Avantaje; dezavantaje.
Raspuns:
Simulatorul permite atât analiza unor arhitecturi superscalare
având busuri şi cache-uri separate pe spaţiile de instrucţiuni şi
date (Harvard) cât şi a unor arhitecturi cu busuri şi cache-uri
unificate (non-Harvard sau Princeton).
O metodologie de investigare este de tip "trace driven
simulation" si face o cercetare efectuată asupra unor arhitecturi
cache avansate, exclusiv de tip Harvard de această dată, cu
mapare directă, integrate în cadrul unui procesor paralel.
Ce diferenta exista intre 2 procesoare superscalare generice, unul
cu executie
IN ORDER si altul cu executie OUT OF ORDER. CUm reuseste
fiecare dintre ele sa extraga si sa creasca paralelismul la nivelul
instructiunii. Care sunt principalele
elemente structurale care compun modelul de executie OUT OF
ORDER. Ce functii
realizeaza aceste elemente?
Raspuns:
Arhitecturile cache unificate (Princeton), au la bază
implementarea unui mecanism realist de lansare în execuţie a
instrucţiunilor din bufferul de prefetch, de tip In Order şi care
ţine cont de hazardurile RAW între instrucţiunile din acest
buffer. Practic, primele IRmax instrucţiuni din bufferul de
prefetch constituie fereastra curentă de execuţie. Se lansează în
execuţie simultan N instrucţiuni independente RAW, N 
IRmax, în paralel cu aducerea următoarelor FR instrucţiuni din
cache. Apoi, ţinând cont de eventualele instrucţiuni netrimise în
execuţie din cadrul ferestrei curente, se construieşte noua
fereastră de execuţie, formată iarăşi din primele IRmax
instrucţiuni din bufferul de prefetch, după care procesele de
execuţie şi fetch se repetă întocmai.
O execuţie In Order a instrucţiunilor de tip LOAD şi STORE,
simulează o nouă restricţie constând în incapacitatea totală a
schedulerului de a face analiză antialias a referinţelor la memoria
de date, ceea ce va duce la o scadere de performanta extrem de
ridicata.
Prin execuţia Out of Order a instrucţiunilor LOAD / STORE.
Schedulerele actuale nu permit sau permit în limite foarte strînse
acest lucru, întrucât problema dezambiguizării (analiză antialias)
referinţelor la memorie nu este încă pe deplin rezolvată. Din
păcate un scheduler pur static nu poate distinge întotdeauna dacă
două referinţe la memorie sunt permanent diferite pe timpul
execuţiei programului. În fine, o altă limitare de acest tip o
constituie latenţa mare a unor instrucţiuni sau memorii care se
aşteaptă să fie reduse în viitor prin progrese arhitecturale sau / şi
tehnologice.
Selective Victim Cache - SVC
SVC este o memorie cache de tip selectiv (Selective Victim
Cache - SVC). În cadrul acestei noi arhitecturi cache, blocurile
aduse din nivelul superior de memorie pot fi stocate în memoria
cache principală, cu mapare directă, sau în SVC, bazat pe
probabilitatea de a fi utilizate în viitor. Astfel, blocurile care au o
probabilitate de utilizare în viitor relativ scăzută, vor fi introduse
în SVC, cele cu o probabilitate relativ ridicată, în memoria cache
principală. Similar, în cazul unui miss în cache-ul principal
coroborat cu un hit în SVC, se va aplica un aşa numit algoritm
de predicţie, cu scopul de a determina dacă este sau nu nevoie de
o interschimbare a blocurilor conflictuale (unul în cache-ul
principal, celălalt în SVC). Evident, algoritmul de predicţie
impune determinarea probabilităţii de utilizare a blocului
respectiv în "viitorul apropiat", pe o bază euristică rezultată din
procesarea unei informaţii de stare pe 2 biţi, după cum se va
arăta.
Ca şi cache-ul victimă simplu (VC), SVC este o memorie de
capacitate redusă, cu un grad sporit de asociativitate, interpusă
între cache-ul principal cu mapare directă şi nivelul superior de
memorie. Memoria cache principală (MCP) şi SVC-ul sunt
baleiate în paralel la orice acces la memorie al procesorului.
Latenţa SVC este considerată - în baza articolului original
[Sti94]- mai mare decât cea a MCP dar mai mică decât latenţa
nivelului superior de memorie. Acest lucru are sens în opinia
mea, numai dacă se consideră o MCP adresată cu adrese virtuale
(cache virtual, avantajos dar dificil de implementat) şi o SVC
adresată cu adrese fizice, fapt necesar având în vedere că în
general această memorie este complet asociativă.