REALIZAREA MAGISTRALELOR

CU CIRCUITE LOGICE

Introducere
Circuite logice cu colector deschis
Circuite cu trei stri
 Introducere
Un dezavantaj important al circuitelor
integrate TTL sau MOS cu structur
obinuit este c nu permit realizarea
funciei I cablat, adic legarea ieirilor
mpreun pentru a obine funcia logic
I. Acest mod de lucru este destul de
solicitat n construcia sistemelor
numerice, n special n elaborarea
magistralelor.
S considerm dou pori TTL de tip I-
NU cu structur obinuit ale cror ieiri
sunt cuplate n paralel. Dac ambele
ieiri sunt simultan n 0 sau n 1
circuitul funcioneaz corect.

n cazul n care o ieire se afl n 0 i alta n 1 se realizeaz

practic punerea la mas a tranzistorului Q32, curentul prin acesta
fiind limitat numai de dioda D32 i rezistena R42 de 130. Aceasta
determin disiparea unei puteri excesiv de mari n tranzistoarele
Q41 i Q32 i n rezistena R42. Parametri porii se modific, sau se
distrug tranzistoarele prin ambalare termic.
Dac ieirile a dou pori MOS se
conecteaz n paralel, n cazul n care o
ieire este n 1 logic i alta n 0 logic,
nivelul de tensiune de la ieire este
determinat de divizorul de tensiune format
de tranzistoarele cu canal n i p aflate
simultan n conducie
Pentru a cupla n paralel mai multe pori se
utilizeaz circuite de tip colector deschis
respectiv dren deschis sau circuite cu
trei stri
 Poarta TTL cu colector n gol
Se pstreaz n ntregime etajul de
intrare i separatorul de nivel utilizate
n construcia porii fundamentale
S-a modificat ns etajul de ieire din
care s-a pstrat numai tranzistorul Q4
Colectoarele tranzistoarelor Q4
aparinnd diferitelor circuite pot fi
legate mpreun, punctul comun fiind
conectat printr-o rezisten la surs
Sursa poate avea valori diferite de 5V
permind obinerea la ieire i a altor
nivele de tensiune pentru starea 1
logic dect nivelul TTL

Rezistena comun (RC) nu este inclus n structura integrat, ea fiind calculat

de proiectantul schemei n funcie de numrul porilor conectate mpreun i de
numrul porilor TTL care trebuie comandate de ctre aceast ieire comun
O valoare mare a RC reduce consumul de putere dar mrete impedana de
ieire mrind ntrzierea n propagarea semnalelor i sensibilitatea la zgomot
Este necesar un compromis ntre timpul de comutare i consumul de putere
Calculul rezistenei RC
Funcie de nivelul logic de
la ieirea comun, de
curentul debitat de porile
conectate n paralel i de
curenii absorbii de porile
comandate
n cazul nivelului 1 logic la
ieire rezulta:
V cc min - V OH min
R c max =
n I OH + N I IH
Calculul rezistenei RC
pentru nivelul 0 logic
la ieire:
V cc max - V OL max
Rc min =
I OL (n 1) I OH - N I IL
VCC=5V5%
IOH=250A
IOL=16mA
IIL=1.6mA
IIH=40A
VOH=2.4V
VOL=0.4V
PD=20mW
tpd=13ns
 Circuite TTL cu trei stri
Blocarea ambelor tranzistoare din circuitul
de iesire
Circuitul de ieire este izolat
Vzut dinspre ieire, poarta TTL se
prezint ca o impedan mare
Circuitul dispune de trei stri: 0, 1 i
starea de impedan mare, care las
ieirea flotant atunci cnd cele dou
tranzistoare sunt blocate
 Inversorul TTL cu trei stri
I=0 - inversor obinuit
I=1, J=0, D deschis, Q1 saturat,
Q2 i Q4 blocate, Q3 blocat deoarece
prin dioda D deschis potenialul
bazei sale coboar la 0.7V
Circuitul va prezenta la ieire o
impedan mare (HZ - nalt
impedan)
n regim dinamic, pe lng tpLH i tpHL
apar urmtori parametri:
timpii de stabilire a impedanei
ridicate plecnd din 0, tLZ, respectiv
din 1, tHZ
timpii de ieire din starea de nalt
impedan i trecerea n 0, tZL,
respectiv n 1, tZH

timpul total de propagare este aproximativ 25 ns. Aceast valoare este

superioar porilor TTL obinuite dar este inferioar circuitelor cu colector n
gol
PD=16mW
Inversorul CMOS cu trei stri
Dou tranzistoare cu canal n i dou
tranzistoare cu canal p
O pereche de tranzistoare p-n
opereaz cu funcie de inversor
standard
A doua pereche funcioneaz ca un
comutator nchis-deschis comandat de
intrarea de validare E (enable)
Dac intrarea E este n 1, MN1 i MP1
sunt deschise iar ieirea poate
prezenta nivelele 1 i 0
Cnd intrarea E este n 0, MN1 i MP1
sunt blocate si indiferent de nivelele
logice prezentate la intrare impedana
de ieire este ridicat (mai mare de
1010 la 25C).
Conectarea circuitelor la magistrala

Unui circuit legat la o magistral i se atribuie,

de regul, n sistem o funcionare att de
emitor, ct i de receptor. n acest caz,
intrrile de comand trebuie s permit att
citirea unui cuvnt de pe magistral, ct i
scrierea unui cuvnt pe magistral
Printr-un semnal de comand RD\ cuvntul
de pe magistral este introdus n circuit
printr-un semnal de comand WR\ cuvntul
din circuit este nscris pe magistral
Pentru ca atunci cnd nu exist activitate pe magistral toate liniile
s aib acelai potenial, acestea se conecteaz prin rezistene de
ridicare la 1. Dac la magistral sunt cuplate numai circuite TTL,
n locul rezistenelor de ridicare, se pot utiliza terminatori de
magistral (grup de rezistene montate la extremitile traseelor
magistralei pentru adaptarea mpotriva reflexiilor).
 TRANSFERUL NTRE REGISTRE
I LOGICA TREI STRI
Formarea magistralelor este posibil prin
folosirea logicii cu trei stri (Three State
Logic) la realizarea ieirilor registrelor
Pentru transferul informatiei pe liniile
magistralelor se folosesc registre cu trei
stari, amplificatoare de magistrala cu trei
stari (unidirectionale sau bidirectionale)
precum si decodificatoare
 Registrul 74374
8 bistabile D ale cror ieiri sunt bufferate cu
circuite trei stri, activate prin intermediul intrrii
OE\ activ pe nivel cobarat
Datele vor fi valide la iesire doar daca OE\ este
0
Scrierea datelor in registru se face pe frontul
pozitiv al semnalului CP
 Registrul 74373
8 bistabile D ale cror ieiri sunt bufferate cu
circuite trei stri, activate prin intermediul intrrii
OE\ activ pe nivel coborat
Datele vor fi valide la ieire doar dac OE\ este 0.
Datele sunt transmise la ieirea bistabilelor att
timp cat semnalul LE se afla in 1.
La trecerea semnalului LE din 1 n 0 datele sunt
memorate n latch.
 4511 - latch, decodificator, driver
Comanda unor afioare cu LED-uri 7-segmente
Functii: latch, decodificator BCD la 7 segmente i driver
4 intrri de date (DA-DD)
1 intrare de activare a latch-ului activ 0 (EL\)
1 intrare de blanking (stingerea segmentelor) activ 0 (BI\)
1 intrare de test lamp (aprinderea segmentelor) activ 0 (LT\)
7 ieiri pentru segmente active 1 (O a-Og)
 EL\ este 0, Oa-Og sunt determinate de ctre DADD
EL\ este 1, ultimele date la DA-DD sunt memorate n latch-uri i
Oa-Og sunt stabile
LT\ este 0, Oa-Og sunt 1 indiferent de celelalte condiii de intrare

LT\ este 1, 0 la
BI\ foreaz Oa-Og
in 0
LT\ i BI\ sunt 1,
Oa-Og depinde de
comenzile
decodificatorului
 Pentru a asigura un curent de ieire mare
dispozitivul de ieire este un tranzistor
bipolar
Tensiunea de ieire este dependent de
valoarea curentului generat
Pentru VDD=5V:
IOH=0mA->VOHmin=4,10V,VOHtyp=4,40V
IOH=10mA->VOHmin=3,60V,VOHtyp=4,25V
IOH=20mA->VOHmin=2,80V,VOHtyp=4,20V
 Amplificatorul unidirectional 74244
8 amplificatoare cu trei stri ale caror iesiri sunt activate prin
intermediul intrrilor 1OE\ si 2OE\ active pe 0
Intrarile de activare permit activarea independenta a cate 4 iesiri:
1Y0 1Y3 activate de catre 1OE\ iar 2Y0 2Y3 activate de catre
2OE\
 Amplificatorul bidirectional 74245
16 amplificatoare cu trei stri, cate 8 pentru fiecare sens
Starea logica a intrarii DIR permite selectia grupului de 8
amplificatoare ale caror iesiri vor fi activate: DIR=1 datele sunt
transmise de la Ai la Bi, DIR=0 datele sunt transmise de la B i la Ai
OE\=1 permite dezactivarea tuturor iesirilor, OE\=0 iesirile vor fi
activate in functie de starea logica a intrarii DIR
 Decodificatorul 74138
3 intrari de adresa, 8 iesiri active 0 si 3 semnale
de validare
Daca E1\=0, E2\=0 si E3=1 iesirea Yi\
corespunzatoare combinatiei binare de la intrarile
de adresa A0, A1 si A2 va avea valoarea 0 restul
iesirilor avand valoarea 1

Pentru orice alte valori ale

intrarilor de validare toate
iesirile vor avea valoarea 1
Invalidarea circuitului nu
presupune trecerea iesirilor in
starea de inalta impedanta ci
setarea la valoarea 1 a
acestora astfel incat iesirile nu
vor selecta alte circuite
 TRANSFERUL NTRE REGISTRE
Informaia din unul dintre cele patru registre A, B, C sau D, este trecut ntr-un
al cincilea registru, G
Magistrala comuna de 8 linii de date, fie date de ieire ale registrelor A, B, C
sau D, fie date de intrare pentru registrul G
Activarea unuia dintre cele patru
registre se face prin decodificarea
unor linii de adres ale magistralei de
adrese care face posibil activarea
liniei OE\ corespunztoare
Pentru selectia registrelor se folosesc
toate liniile de adresa (selectie totala)
Avantaj - se poate folosi tot spatiul de
adrese
Dezavantaj - complexitatea circuitului
de selectie
Scrierea datelor in registre se
realizeaza pe frontul crescator al
semnalelor CLK1 si CLK2
Registrul G este activat tot timpul
Pentru selectia registrelor se
folosesc o parte din liniile de
adresa (selectie partiala)
Avantaj complexitatea
circuitului de selectie scade
Dezavantaj numarul de
adrese care poate fi folosit
pentru selectia registrelor
scade
Pentru selectia fiecarui registru se foloseste cate o linie de adresa
(selectie liniara)
Avantaj complexitatea circuitului de selectie este minima
Dezavantaj numarul de adrese care poate fi folosit pentru
selectia registrelor este minim
 Probleme propuse
Sa se proiecteze o linie neadaptata de magistrala
avand 5 transmitatori OC si 5 receptori TTL standard.
Vcc
1 2 1 2
7405 7405 R1
1k

1 2 1 2
7404 7404

V
V OH min
R CC min
1,6k
1max
5 I OH 5 I IH

V V OL max
0,5k
R CC max
4 I OH 5 I IL
1min
I OL

R 1k
1
 Sa se proiecteze o linie adaptata de magistrala avand
10 transmitatori OC si 2 receptori TTL standard. Linia
de magistrala are impedanta caracteristica de 250.

V
V OH min
R1max
CC min

10 I OH 2 I IH
910

Vcc
V CC max V OL max
R 322 1 2 1 2

I OL 9 I OH 2 I IL
1min 7405 7405 R1
330

R 330
1 1 2 1 2
R2
1k

R R Z R 7404 7404

Z ; R1
2 0 1
1k 0
0
R R 1 R Z 2
2
1 0

V R 3,5V
V CC min 2
OH
R R 1 2
 Sa se proiecteze o interfata de intrare/iesire care incarca
magistrala unui microsistem cu o sarcina HCT si are
urmatoarele porturi: 1 port intrare si un port iesire la adresa
FEH, 1 port intrare si un port iesire la adresa FDH. Pentru
activarea porturilor se foloseste selectia liniara. Magistrala
microsistemului prezinta 16 linii de adresa, 8 linii de date si
doua semnale de comanda pentru citire si respectiv scriere
(RD\, WR\).
 1
11 OC
3 CLK 2
4 1D 1Q 5
0 7 2D 2Q 6

Magistrala adrese
3D 3Q

Magistrala comenzi
8 9

Magistrala date
13 4D 4Q 12
1 14 5D 5Q 15
A0 2 1G 18 2 17 6D 6Q 16
A1 4 1A1 1Y1 16 1 18 7D 7Q 19
RD\ 6 1A2 1Y2 14 3 8D 8Q
WT\ 8 1A3 1Y3 12 74HCT374
1A4 1Y4 74HCT02
19 1
11 2G 9 3 1
13 2A1 2Y1 7 2 18 1G 2
15 2A2 2Y2 5 16 1Y1 1A1 4
17 2A3 2Y3 3 74HCT32 14 1Y2 1A2 6
2A4 2Y4 2 12 1Y3 1A3 8
74HCT244 1 1Y4 1A4
3 19
0 9 2G 11
74HCT02 7 2Y1 2A1 13
1 5 2Y2 2A2 15
3 3 2Y3 2A3 17
2 2Y4 2A4
74HCT244
74HCT32

1
11 OC
2 1 3 CLK 2
4 1D 1Q 5
0 7 2D 2Q 6
74HCT04 8 3D 3Q 9
13 4D 4Q 12
2 1 14 5D 5Q 15
17 6D 6Q 16
2

5
4

2
1

18 7D 7Q 19
74HCT04 8D 8Q
74HCT08 74HCT374
74HCT21
U4
19 1
1 G 18 1G 2
DIR 1Y1 1A1
3

16 4
2 18 14 1Y2 1A2 6
3 A1 B1 17 12 1Y3 1A3 8
4 A2 B2 16 1Y4 1A4
5 A3 B3 15 19
6 A4 B4 14 9 2G 11
7 A5 B5 13 7 2Y1 2A1 13
8 A6 B6 12 5 2Y2 2A2 15
9 A7 B7 11 3 2Y3 2A3 17
A8 B8 2Y4 2A4
74HCT245 74HCT244
 Sa se proiecteze o interfata de intrare/iesire care incarca
magistrala unui microsistem cu o sarcina HCT si are
urmatoarele porturi: 1 port intrare si un port iesire la adresa
X0H, 1 port intrare si un port iesire la adresa X1H. Pentru
activarea porturilor se foloseste selectia partiala. Magistrala
microsistemului prezinta 8 linii de adresa, 8 linii de date si doua
semnale de comanda pentru citire si respectiv scriere (RD\,
WR\). La adresa X1H se conecteaza doua afisoare cu LED-uri
7-segmente anod comun si 8 taste. Pentru LED-uri se
considera ILED=10mA si VLED=1,7V. Pentru tranzistoare se
considera =100.
Sa se proiecteze o interfata de intrare/iesire care incarca
magistrala unui microsistem cu o sarcina HCT si are
urmatoarele porturi: 1 port intrare si un port iesire la adresa
70H, 1 port intrare si un port iesire la adresa 71H. Pentru
activarea porturilor se foloseste selectia totala. Magistrala
microsistemului prezinta 8 linii de adresa, 8 linii de date si doua
semnale de comanda pentru citire si respectiv scriere (RD\,
WR\). La adresa 70H se conecteaza doua afisoare cu LED-uri
7-segmente catod comun si 8 taste. Pentru LED-uri se
considera ILED=10mA si VLED=1,7V.