4.

CIRCUITE LOGICE COMBINAIONALE

Circuitele combinaionale se caracterizeaz prin faptul c variabilele de ieire
depind numai de variabilele de intrare i exist doar n prezena acestora. Ecuaia de
funcionare a unui circuit logic combinaional este de forma (4.1).
1 m , 1 k ); x ,..., x ( f y
0 1 n k k
= =

(4.1)









4.1 Analiza circuitelor logice combinaionale

n analiza CLC (circuit logic combinaional) se cunoate schema i se
determin funcionarea (tabel de funcionare, expresie analitic sau alt descriere
echivalent).

Exemplu:



















Figura 4.1 Variabilele de intrare i de ieire ale unui circuit logic combinaional
1
x
2
x
2
1
x x
2
1
x x
2
1 2
1
x x x x f + =
0 0 0 0 0
0 1 0 1 1
1 0 1 0 1
1 1 0 0 0
x
n-1
CLC
x
1

x
0

y
0
y
1
y
n-1
1
x
2
x
2
1
x x
2
1
x x
f
x
2

x
1

) XOR ( EXCLUSIV SAU x x x x x x f
2 1 2
1 2
1
= + =
Figura 4.2 Exemplu de analiz a unui circuit logic combinaional
31
cap.4 Circuite logice combinaionale

4.2 Sinteza circuitelor logice combinaionale

n cazul sintezei se cunoate funcia pe care trebuie s o realizeze circuitul i
trebuie determinat structura acestuia. Sinteza unui CLC presupune parcurgerea
urmtoarelor etape:

- definirea funciei;
- minimizarea funciei;
- determinarea schemei circuitului.

Schema circuitului poate avea mai multe forme, n funcie de expresia dup
care se implementeaz funcia:

- cu circuite I, SAU, NU ( AND, OR, NOT );
- cu circuite SAU, I, NU ( OR, AND, NOT );
- cu circuite I - NU ( NAND );
- cu circuite SAU - NU ( NOR ).

Exemplu
Circuitul de anticoinciden (exclusive-or, XOR)






x y x y
0 0 0
0 1 1
1 0 1
1 1 0
x y
y
x x \ y 0 1
0 0 1
1 1 0
Figura 4.3 Circuitul SAU EXCLUSIV (XOR)
a) x y y x ) y , x ( f + =

x y
y
x







Figura 4.4 Implementarea XOR folosind pori NOT, AND, OR

b) y y x y x x y x y x y x y x ) y , x ( f = = + =

x
x y
y







Figura 4.5 Implementarea XOR folosind pori NAND
32
BAZELE PROIECTRII CIRCUITELOR NUMERICE
c) ) y x ( ) y x ( ) y , x ( f + + =










d) y y x x y x y x y x ) y x )( y x ( ) y , x ( f + + + + + = + + + = + + =
Figura 4.6 Implementarea XOR folosind pori NOT, OR, AND
x
y
x y
x y
y
x










Figura 4.7 Implementarea XOR folosind pori NOR

4.3 Exemple de structuri logice combinaionale

4.3.1 Decodificatoare

Decodificatoarele sunt circuite logice combinaionale care activeaz una sau
mai multe ieiri n funcie de cuvntul de cod aplicat la intrare. Decodificarea este
necesar la adresarea memoriei, la selecia porturilor, la afiarea numeric, la
multiplexarea datelor etc.


4.3.1.1 Decodificatoare de adres

Decodificatoarele de adres sunt CLC care activeaz ieirea a crei adres
este aplicat pe intrri. Un decodificator de adres cu n intrri are 2
n
ieiri. Tabela de
adevr pentru un decodificator cu 4 intrri este prezentat n figura 4.8.
Pentru cele 16 ieiri trebuie construite 16 diagrame Karnaugh. Acestea pot fi
sintetizate ntr-o singur diagram, numit diagram de referin, avnd n vedere c
cele 16 diagrame Karnaugh conin fiecare cte o valoare 1 n celula care indic
numrul ieirii.
33
cap.4 Circuite logice combinaionale












x
3
x
2
x
1
x
0
y
15
y
14
... y
1
y
0

0 0 0 0 0 0 ... 0 1
0 0 0 1 0 0 ... 1 0
.
.
.


.
.
.

.
.
.


.
.
.

.
.
.

1 1 1 0 0 1 ... 0 0
1 1 1 1 1 0 ... 0 0


E
y
0

x
3
DEC
y
14
x
2
x
1
x
0
y
1

y
15

x
3
x
2
\x
1
x
0
00 01 11 10
00 y
0
y
1
y
3
y
2

01 y
4
y
5
y
7
y
6

11 y
12
y
13
y
15
y
14

10 y
8
y
9
y
11
y
10








Figura 4.8 Tabela de adevr, diagrama de referin
i simbolul logic al decodificatorului de adres

Ecuaiile decodorului vor fi:
0 1 2 3 0
0 1 2 3 1
0 1 2 3 14
0 1 2 3 15
x x x x y
x x x x y
x x x x y
x x x x y
=
=
=
=
M (4.2)

Implementarea acestor ecuaii conduce la obinerea decodorului rectangular
de adres (figura 4.9).
n general, decodificatoarele sunt prevzute cu o intrare de validare E
(activ H) sau E (activ L). Ieirile corespunztoare adresei de pe intrri sunt
activate numai dac semnalul de validare este la rndul lui activ.
Costul pentru decodorul rectangular este: C
DR4
= (4+1)16+(4+1)=85.
n general, C
DRn
= (n+1)2
n
+(n+1) = (n+1)(2
n
+1) .

Ecuaiile decodorului de adres cu 4 intrri se pot scrie i sub forma (4.3).
) x x )( x x ( y
) x x )( x x ( y
) x x )( x x ( y
) x x )( x x ( y
0 1 2 3
0 1 2 3
0 1 2 3
0 1 2 3
0
1
14
15
=
=
=
=
M (4.3)

34
BAZELE PROIECTRII CIRCUITELOR NUMERICE

















E
x
3

x
2

x
1

x
0

y
7
y
2
y
5
y
6
y
4
y
3
y
1
y
15
y
14
y
13
y
12
y
11
y
10
y
9
y
8
y
0
Figura 4.9 Decodificatorul rectangular de adres 74154
Se observ c fiecare termen din paranteze (relaiile 4.3) apare pentru cte 4
ieiri. Dac se implementeaz aceste relaii se obine decodorul dual piramidal de
adres (figura 4.10).

























x
0

x
3

y
15
y
14
y
13
y
12

x
2

x
1

E
y
9
y
10
y
6
y
5
y
4

y
8
y
11
y
7
y
3
y
2
y
1
y
0


Figura 4.10 Decodificator dual piramidal
35
cap.4 Circuite logice combinaionale

3 n . pt , C C
) par n ( , 2 ) 1 2 )( 1 n ( ) 1 n ( ) 2 2 ( ) 1 2 n ( 2 2 n 2 ( C
57 ) 1 4 ( ) 2 16 ( ) 3 4 2 4 ( C
DRn DDPn
1 n 2 n n 2 n 2 n
DDPn
4 DDP
<
+ + + = + + + + + =
= + + + + =
+

(4.4)

4.3.1.2 Decodificatoare BCD - zecimal

Decodificatoarele de adres realizeaz practic o decodificare din sistemul
binar natural n sistem zecimal. Exist i cazuri n care trebuie realizat o
decodificare din alt cod dect cel binar natural, de exemplu BCD
8421
. Tabelul de
adevr pentru un decodificator BCD
8421
- zecimal este prezentat n continuare (figura
4.10).


x
3
x
2
x
1
x
0

9
y
8
y
7
y
6
y
5
y
4
y
3
y
2
y
1
y
0
y
0 0 0 0 1 1 1 1 1 1 1 1 1 0
0 0 0 1 1 1 1 1 1 1 1 1 0 1
0 0 1 0 1 1 1 1 1 1 1 0 1 1
0 0 1 1 1 1 1 1 1 1 0 1 1 1
0 1 0 0 1 1 1 1 1 0 1 1 1 1
0 1 0 1 1 1 1 1 0 1 1 1 1 1
0 1 1 0 1 1 1 0 1 1 1 1 1 1
0 1 1 1 1 1 0 1 1 1 1 1 1 1
1 0 0 0 1 0 1 1 1 1 1 1 1 1
1 0 0 1 0 1 1 1 1 1 1 1 1 1
1 0 1 0 1 1 1 1 1 1 1 1 1 1
1 0 1 1 1 1 1 1 1 1 1 1 1 1
1 1 0 0 1 1 1 1 1 1 1 1 1 1
1 1 0 1 1 1 1 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1 1 1 1 1 1
1 1 1 1 1 1 1 1 1 1 1 1 1 1



x
3
x
2
\ x
1
x
0
00 01 11 10

00
0
y
1
y
3
y
2
y


01
4
y
5
y
7
y
6
y


11

1

1

1

1


10
8
y
9
y

1

1





0 1 2 3 4
0 1 2 3 3
0 1 2 3 2
0 1 2 3 1
0 1 2 3 0
x x x x y
x x x x y
x x x x y
x x x x y
x x x x y
=
=
=
=
=

0 1 2 3 9
0 1 2 3 8
0 1 2 3 7
0 1 2 3 6
0 1 2 3 5
x x x x y
x x x x y
x x x x y
x x x x y
x x x x y
=
=
=
=
=

(4.5)
Figura 4.11 Tabelul de adevr, diagrama de referin i ecuaiile de
funcionare ale decodificatorului BCD-zecimal


36
BAZELE PROIECTRII CIRCUITELOR NUMERICE














0
y
x
3

x
2

x
1

x
0

C = 410 + 4 = 44
1
y
2
y
3
y
4
y
5
y
6
y
7
y
8
y
9
y
0
y
1
y
2
y
3
y
4
y
5
y
6
y
7
y
8
y
9
y
DEC


x
0

x
1

x
2
x
3








Figura 4.12 Decodificatorul BCD-zecimal 7442

Strile 1010 - 1111 nu fac parte din codul NBCD
8421
i au fost considerate
false. Toate strile sunt decodificate explicit. Ca urmare, eventualele date false de pe
intrri determin stabilirea tuturor ieirilor n starea H (inactive). Din acest motiv
decodificatorul se numete cu rejecia datelor false.
Dac pe intrrile acestui decodificator nu se pot stabili date false, nu este
necesar rejecia datelor false. Renunarea la aceast protecie conduce la
micorarea costului (figura 4.13).

(4.6)
x
3
x
2
\ x
1
x
0
00 01 11 10

00
9
y
9
y
9
y
9
y


01
9
y
9
y
9
y
9
y


11

x

x

x

x


10
9
y
9
y

x

x




0 1 2 4
0 1 2 3
0 1 2 2
0 1 2 3 1
0 1 2 3 0
x x x y
x x x y
x x x y
x x x x y
x x x x y
=
=
=
=
=

0 3 9
0 3 8
0 1 2 7
0 1 2 6
0 1 2 5
x x y
x x y
x x x y
x x x y
x x x y
=
=
=
=
=



37
cap.4 Circuite logice combinaionale
















0
y
1
y
2
y
3
y
4
y
5
y
6
y
7
y
8
y
9
y
x
0

x
1

x
2

x
3

C = 42 + 36 + 22 + 4 =34
Figura 4.13 Decodificator BCD-zecimal fr rejectarea datelor false

Apariia accidental a unor date false pe intrare conduce la erori. De exemplu,
cuvntul 1010 pe intrri determin activarea ieirilor 2 i 8 simultan.


4.3.2 Codificatoare

Codificatoarele sunt circuite logice combinaionale la care activarea unei intrri
conduce la apariia unui cuvnt de cod pe ieire.

4.3.2.1 Codificatoare de adres

Codificatoarele de adres furnizeaz pe ieiri adresa intrrii activate.
Pentru un circuit cu 7 intrri i 3 ieiri, cu tabela de adevr din figura 4.14,
ecuaiile ieirilor sunt cele prezentate alturat.


I
7
I
6
I
5
I
3
I
4
I
2
I
1
COD
I
1
I
2
I
3
I
4
I
5
I
6
I
7
C
2
C
1
C
0
0 0 0 0 0 0 0 0 0 0
1 x x x x x x 0 0 1
x 1 x x x x x 0 1 0
x x 1 x x x x 0 1 1
x x x 1 x x x 1 0 0
x x x x 1 x x 1 0 1
x x x x x 1 x 1 1 0
x x x x x x 1 1 1 1

C
0
= I
1
+ I
3
+ I
5
+ I
7
(4.7)
C
1
= I
2
+ I
3
+ I
6
+ I
7

C
2
= I
4
+ I
5
+ I
6
+ I
7




C
1
C
2

C
0








Figura 4.14 Codificator de adres
38
BAZELE PROIECTRII CIRCUITELOR NUMERICE
Schema circuitului va fi deci cea din figura 4.15.

I
1
I
2
I
3
I
4
I
5
I
6
I
7
C
0
C
2
C
1














Figura 4.15 Structura logic a codificatorului de adres

Dezavantajul acestei scheme este c la activarea simultan a mai multor
intrri, adresa furnizat la ieire este eronat. De exemplu, I
1
i I
4
active simultan
determin la ieire C
2
C
1
C
0
= 101, ceea ce nseamn I
5
activ.
Dac nu se poate evita activarea simultan a mai multor ieiri, se folosesc
codificatoare de adres prioritare, care prezint la ieire adresa intrrii active cu
prioritatea cea mai mare. Vom considera intrarea I
7
ca avnd prioritatea maxim,
celelalte intrri avnd prioriti descresctoare. Intrrile I
7
- I
0
sunt active pe nivel L.
Circuitul este prevzut i cu o intrare de validare EI (enable input), o ieire GS
(group select) activ (pe L) cnd cel puin o intrare este activat i o ieire EO
(enable output), activ cnd toate intrrile sunt inactive. Ieirile circuitului sunt active
tot pe L.
Tabela de adevr, simbolul logic i ecuaiile de funcionare sunt prezentate n
continuare.



I











7 6
I
5
I
4
I
3
I
2
I
1
I
0
I EI
2
C
1
C
0
C GS EO
x x x x x x x x 1 1 1 1 1 1
1 1 1 1 1 1 1 1 0 1 1 1 1 0
0 x x x x x x x 0 0 0 0 0 1
1 0 x x x x x x 0 0 0 1 0 1
1 1 0 x x x x x 0 0 1 0 0 1
1 1 1 0 x x x x 0 0 1 1 0 1
1 1 1 1 0 x x x 0 1 0 0 0 1
1 1 1 1 1 0 x x 0 1 0 1 0 1
1 1 1 1 1 1 0 x 0 1 1 0 0 1
1 1 1 1 1 1 1 0 0 1 1 1 0 1



39
cap.4 Circuite logice combinaionale



1 2 3 4 5 6 7 1 3 4 5 6 7 1 5 6 7 1 7 1 0
2 3 4 5 6 7 1 3 4 5 6 7 1 6 7 1 7 1 1
4 5 6 7 1 5 6 7 1 6 7 1 7 1 2
0 1 1 0
0 1 2 3 4 5 6 7 1
I I I I I I I E I I I I I E I I I E I E C
I I I I I I E I I I I I E I I E I E C
I I I I E I I I E I I E I E
E E E E GS
) 8 . 4 ( I I I I I I I I E EO
+ + + =
+ + + =
+ + + =
= + =
=
C

EI
0
C
GS
EO
1
C
2
C

COD




I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0

Figura 4.16 Codificator de adres prioritar

Structura codificatorului de adres prioritar este prezentat n figura 4.17 i se
regsete in circuitul 74148.



1
I
2
I
3
I
4
I
6
I
7
I
EI
0
C
1
C
2
C
GS
EO
5
I
0
I





































Figura 4.17 Structura codificatorului de adres prioritar (74148)

40
BAZELE PROIECTRII CIRCUITELOR NUMERICE
4.3.3 Convertoare de cod

Convertoarele de cod sunt circuite logice combinaionale ce permit
transformarea unui cuvnt de cod dintr-un cod binar n altul.

4.3.3.1 Convertor de cod BCD - Gray

Pentru cazul cuvintelor de 4 bii, tabela de adevr este prezentat n figura
4.18. Fiecrui cuvnt binar i corespunde in cod Gray tot o succesiune de 4 bii.

b
3
b
2
b
1
b
0
g
3
g
2
g
1
g
0
0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 1
0 0 1 0 0 0 1 1
0 0 1 1 0 0 1 0
0 1 0 0 0 1 1 0
0 1 0 1 0 1 1 1
0 1 1 0 0 1 0 1
0 1 1 1 0 1 0 0
1 0 0 0 1 1 0 0
1 0 0 1 1 1 1 1
1 0 1 0 1 1 1 1
1 0 1 1 1 1 1 0
1 1 0 0 1 0 1 0
1 1 0 1 1 0 1 1
1 1 1 0 1 0 0 1
1 1 1 1 1 0 0 0




















b
3
b
2
\ b
1
b
0
00 01 11 10

00

0

0

0

0
01

0

0

0

0
11 1 1 1 1
10 1 1 1 1


b
3
b
2
\ b
1
b
0
00 01 11 10

00

0

0

0

0
01 1 1 1 1
11

0

0

0

0
10 1 1 1 1



b
3
b
2
\ b
1
b
0
00 01 11 10

00

0

0

1

1
01 1 1 0 0
11 1 1 0 0
10 0 0 1 1



b
3
b
2
\ b
1
b
0
00 01 11 10

00

0

1

0

1
01 0 1 0 1
11 0 1 0 1
10 0 1 0 1



3 3
b g =
2 3 2 3 2 3 2
b b b b b b g = + =
2 1 2 1 2 1 1
b b b b b b g = + =
0 1 0 1 0 1 0
b b b b b b g = + =
Figura 4.18 Tabela de adevr i diagramele Karnaugh pentru convertorul BCD-Gray

41
cap.4 Circuite logice combinaionale

b
3
b
2
b
1
b
0
g
0
g
1
g
2
g
3








Figura 4.19 Structura convertorului de cod BCD-Gray
Aa cum se observ (figura 4.19) convertorul binar natural Gray are o
structur simpl, constituit din pori XOR.


4.3.3.2 Convertor de cod Gray - BCD

n cazul conversiei inverse, Gray BCD, se poate aplica aceeai procedur,
dar este mai simpl metoda analitic aplicat relaiilor deja determinate. Mai jos este
redat calculul care conduce la determinarea expresiilor analitice ale biilor de ieire ai
convertorului Gray BCD pornind de la ecuaiile convertorului BCD Gray (relaiile
4.9 4.12).

(4.9)
3 2 1 0 0
0 1 1 2 2 3 3 3 2 1 0
0 1 0
1 2 1
2 3 2
3 3
3 2 1 1 1 2 2 3 3 3 2 1
1 2 1
2 3 2
3 3
3 2 2 2 3 3 3 2
2
3
2
3 3
3 3 3 3
g g g g b
b b b b b b b g g g g
b b g
b b g
b b g
b g
g g g b b b b b b g g g
b b g
b b g
b g
g g b b b b g g
b b g
b g
g b b g
=
=
=
=
=
=
= =
=
=
=
= =
=
=
= =
(4.10)
(4.11)
(4.12)
42
BAZELE PROIECTRII CIRCUITELOR NUMERICE

b
3
b
2
b
1
b
0
g
3


g
2


g
1


g
0

Figura 4.19 Convertor de cod Gray BCD

4.3.3.3 Convertor de cod NBCD - 7 segmente

Codul 7 segmente este folosit pentru sisteme de afiare numerice, unde un
digit este de forma din figura 4.20, segmentele fiind becuri, LED-uri, cristale lichide
etc.

DP
e
g
f
d
c
b
a









Figura 4.20 Structura unui digit n cod 7 segmente

Convertorul de cod va avea 4 intrri (cod NBCD
8421
) i 7 ieiri. Tabela de
adevr, diagramele Karnaugh pentru sinteza funciilor asociate fiecrui segment i
funciile obinute sunt prezentate n continuare.

x
3
x
2
x
1
x
0
a b c d e f g
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
0 0 1 0 1 1 0 1 1 0 1
0 0 1 1 1 1 1 1 0 0 1
0 1 0 0 0 1 1 0 0 1 1
0 1 0 1 1 0 1 1 0 1 1
0 1 1 0 1 0 1 1 1 1 1
0 1 1 1 1 1 1 0 0 0 0
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 1 0 1 1

Figura 4.21 Tabela de adevr pentru decodorul NBCD - 7 segmente

43
cap.4 Circuite logice combinaionale



x
3
x
2
\ x
1
x
0
00 01 11 10
00 1 0 1 1
01 0 1 1 1
11 x x x x
10 1 1 x x





x
3
x
2
\ x
1
x
0
00 01 11 10
00 1 1 1 1
01 1 0 1 0
11 x x x x
10 1 1 x x



x
3
x
2
\ x
1
x
0
00 01 11 10
00 1 0 1 1
01 0 1 1 1
11 x x x x
10 1 1 x x





x
3
x
2
\ x
1
x
0
00 01 11 10
00 1 0 1 1
01 0 1 0 1
11 x x x x
10 1 1 x x



x
3
x
2
\ x
1
x
0
00 01 11 10
00 1 0 0 1
01 0 0 0 1
11 x x x x
10 1 0 x x





x
3
x
2
\ x
1
x
0
00 01 11 10
00 1 0 0 0
01 1 1 0 1
11 x x x x
10 1 1 x x



x
3
x
2
\ x
1
x
0
00 01 11 10
00 0 0 1 1
01 1 1 0 1
11 x x x x
10 1 1 x x




1 2 1 2 0 1 3
x x x x x x x g + + + =
1 2 0 1 0 2 3
x x x x x x x f + + + =
0 1 0 2
x x x x e + =
1 2 0 1 2 2 3 0 1 0 2
x x x x x x x x x x x d + + + + =
2 0 1
x x x c + + =
0 1 0 1 2
x x x x x b + + =
0 2 0 2 3 1
x x x x x x a + + + =

Figura 4.22 Sinteza funciilor de segment pentru decodorul NBCD - 7 segmente

44
BAZELE PROIECTRII CIRCUITELOR NUMERICE

a
c
b
d
e
f
g





*
*
*
*
*
*
*


























x
3

x
2

x
1

x
0


Figura 4.23 Structura convertorului de cod NBCD - 7 segmente
(7446, 7447)


4.3.4 Multiplexoare

Circuitele de multiplexare sunt CLC care permit trecerea datelor de la una din
intrri, selectat de cuvntul de pe intrarea de adres, ctre o ieire unic. Uneori,
circuitele de multiplexare sunt prevzute i cu o intrare de validare.
Tabela de adevr pentru un multiplexor cu 8 intrri este prezentat n figura
4.24. Ecuaia de funcionare este 4.13.


) I A A A I A A A I A A A I A A A
I A A A I A A A I A A A I A A A ( E Y
7 0 1 2 6 0 1 2 5 0 1 2 4 0 1 2
3 0 1 2 2 0 1 2 1 0 1 2 0 0 1 2
+ + + +
+ + + + =
(4.13)
45
cap.4 Circuite logice combinaionale














E A
2
A
1
A
0
Y
1 x x x 0
0 0 0 0 I
0

0 0 0 1 I
1

0 0 1 0 I
2

0 0 1 1 I
3

0 1 0 0 I
4

0 1 0 1 I
5

0 1 1 0 I
6

0 1 1 1 I
7

E
Y Y
A
2
A
1
A
0
I
1
I
0
I
2
I
3
I
4
I
6
I
5
I
7

MUX





E
y y


A
2
A
1
A
0
I
7
I
6
I
5
I
4 I
3 I
2
I
1 I
0


























Figura 4.24 Tabela de adevr, simbolul grafic i structura de principiu a unui
multiplexor -- 74151 (8:1); [74153 (2x4:1); 74157 (4x2:1)]



46
BAZELE PROIECTRII CIRCUITELOR NUMERICE
4.3.5 Demultiplexoare

Demultiplexoarele sunt CLC care permit trecerea datelor de pe o intrare
comun ctre una din ieiri, selectat prin cuvntul de pe intrrile de adres.
Tabela de adevr pentru un demultiplexor cu 8 ieiri i sinteza sa sunt
prezentate n continuare (figura 4.25).

E A
2
A
1
A
0
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
0 0 0 0 D 0 0 0 0 0 0 0
0 0 0 1 0 D 0 0 0 0 0 0
0 0 1 0 0 0 D 0 0 0 0 0
0 0 1 1 0 0 0 D 0 0 0 0
0 1 0 0 0 0 0 0 D 0 0 0
0 1 0 1 0 0 0 0 0 D 0 0
0 1 1 0 0 0 0 0 0 0 D 0
0 1 1 1 0 0 0 0 0 0 D
1 x x x 0 0 0 0 0 0 0 0



D A A A E Y
D A A A E Y
D A A A E Y
0 1 2 7
0
1 2
1
0 1 2
0
=
=
=
M
(4.9)
0


E
Y
4
A
2

A
1

A
0

Y
0
Y
1
Y
2
Y
3
D
Y
5
Y
6
Y
7
DMUX











E
D


A
2
A
1
A
0
Y
7
Y
6
Y
5
Y
4 Y
3 Y
2
Y
1 Y
0
















Figura 4.25 Demultiplexor cu 8 ieiri

47
cap.4 Circuite logice combinaionale

4.3.6 Comparatoare numerice

Comparatoarele sunt circuite logice combinaionale care permit compararea a
dou numere.
Comparatoarele de un bit permit compararea a dou numere de cte un bit,
indicnd la ieire situaiile: > , = , < . Tabela de adevr i sinteza
comparatorului de un bit este cea de mai jos (figura 4.26).

A
i
B
i
A
i
> B
i
A
i
= B
i
A
i
< B
i
0 0 0 1 0
0 1 0 0 1
1 0 1 0 0
1 1 0 1 0

i i i i
i i i i i i i i
i i i i
B A ) B A (
B A B A B A ) B A (
B A ) B A (
= <
= + = =
= >

A
i
A
i
> B
i
A
i
= B
i
A
i
< B
i
B
i
(4.10)
B
i
A
i
A
i
< B
i
A
i
= B
i
A
i
> B
i
CMP








Figura 4.26 Comparatorul numeric de un bit



A
3
:B
3
A
2
:B
2
A
1
:B
1
A
0
:B
0
(A>B)
i
(A<B)
i
(A=B)
i
(A>B)
0
(A<B)
0
(A=B)
0
A
3
>B
3
x x x x x x 1 0 0
A
3
<B
3
x x x x x x 0 1 0
A
3
=B
3
A
2
>B
2
x x x x x 1 0 0
A
2
<B
2
x x x x x 0 1 0
A
2
=B
2
A
1
>B
1
x x x x 1 0 0
A
1
<B
1
x x x x 0 1 0
A
1
=B
1
A
0
>B
0
x x x 1 0 0
A
0
<B
0
x x x 0 1 0
A
0
=B
0
1 0 0 1 0 0
0 1 0 0 1 0
0 0 1 0 0 1
Figura 4.27 Tabela de adevr pentru comparatorul numeric pe 4 bii

48
BAZELE PROIECTRII CIRCUITELOR NUMERICE

A
0
B
0
A
1
B
1
A
2
B
2
A
3
B
3
(A=B)
0
(A>B)
0

(A<B)
0
A
3
>B
3
A
3
<B
3
A
0
=B
0
A
1
=B
1
A
2
=B
2
A
3
=B
3
(A=B)
i
(A>B)
i
(A<B)
i





































Figura 4.28 Structura intern a comparatorului numeric pe 4 bii (7485)

Prin interconectarea a n comparatoare de un bit se pot realiza comparatoare
de n bii. Vom considera n continuare dou numere de n bii.

) B B ... B B ( 2 B 2 B ... 2 B B
) A A ... A A ( 2 A 2 A ... 2 A A
) 2 (
0 1 1 n
0
0
1
1
1 n
1 n
) 2 (
0 1 1 n
0
0
1
1
1 n
1 n

= + + + =
= + + + =
(4.11)

Procesul de comparare ncepe cu compararea biilor celor mai semnificativi,
adic ( A
n-1
: B
n-1
). Dac A
n-1
> B
n-1
sau A
n-1
< B
n-1
rezult A > B, respectiv A < B
49
cap.4 Circuite logice combinaionale

indiferent de valoarea biilor mai puin semnificativi ( A
n-2
A
0
, B
n-2
B
0
). Dac A
n-1

= B
n-1
, pentru determinarea relaiei A : B este necesar compararea biilor A
n-2
, B
n-2
,
.a.m.d.
Tabela de adevr a unui comparator pe 4 bii este prezentat n figura 4.27 iar
structura sa intern este detaliat n figura 4.28.
Dac se dorete compararea a dou numere ale cror lungimi depesc
posibilitile comparatorului disponibil, se recurge la expandate folosind intrri
prevzute n acest scop.
Simbolul logic al unui comparator pe 4 bii cu intrri de expandare i modul de
expandare pentru cuvinte de 8 bii este prezentat n figura 4.29.


A
30
B
30
0
1
>

=

O
<

A=B

A>B

A<B

CMP
I
=

>

<

CMP
(A=B)
i
(A>B)
i
(A<B)
i
(A=B)
o
(A>B)
o
(A<B)
o
CMP
B
74
B
30
A
74
A
30








Figura 4.29 Simbolul logic al comparatorului binar pentru cuvinte de 4 bii
i expandarea acestuia pentru cuvinte de 8 bii

4.3.7 Sumatoare

Sumatoarele elementare sunt circuite logice combinaionale care adun dou
numere de cte un bit i un bit de transport din rangul inferior, genernd suma i un
bit de transport spre rangul urmtor, conform tabelei de adevr din figura 4.30.

x
i
y
i
c
i -1
s
i
c
i
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1

i
s
i
c
i
c
i-1
y
i
x
i

Figura 4.30 Sumator elementar, tabel de adevr i simbol

Sumatorul elementar are trei intrri, x
i
, y
i
i c
i-1
i dou ieiri, s
i
i c
i
. Bitul de
transport c
i
, ca i suma s
i
, depinde de variabilele de intrare i de intrarea de transport
c
i-1
. Aadar, s
i
fiind funcie de c
i-1
va fi implicit i funcie de c
i
. Aceast observaie ne
permite s sintetizm suma s
i
ca funcie de 4 variabile, x
i
, y
i,
c
i-1
i c
i
(figura 4.31).


50
BAZELE PROIECTRII CIRCUITELOR NUMERICE
(4.12)

c
i-1
\ x
i
y
i
00 01 11 10
0 0 0 1 0
1 0 1 1 1


c
i-1
c
i
\ x
i
y
i
00 01 11 10
00 0 1 x 1
01 x x 0 x
10 x 0 1 0
11 1 x x x



) y x c ( c y x c s
i i 1 i i i i 1 i i
+ + + =

i 1 i i 1 i i i i
y c x c y x c

+ + =



















s
i
c
i
x
i
y
i
c
i-1
Figura 4.31 Sinteza sumatorului elementar

Pentru a aduna dou numere pe n bii sunt necesare n sumatoare elementare
conectate ca n figura 4.32.
Prin conectarea a 4 sumatoare elementare se obine sumatorul pe 4 ranguri
(figura 4.33).


c
-1
y
1
y
0
x
0
x
1
s
0 s
1
c
n-3
s
n-2 s
n-1
c
n-1
y
n-1
y
n-2
x
n-2
x
n-1

n-2

n-1








Figura 4.32 Cascadarea sumatoarelor elementare
pentru sumarea cuvintelor binare de n bii

51
cap.4 Circuite logice combinaionale


x
3
x
2
x
1
x
0
y
3
y
1
y
0
y
2


) s y , x ( p
) c c ( p
) c y , x ( p
) s c ( p
i i i
3 1
3 0 0
3 1
t
t
t
t

s
0
s
1

c
-1
s
3
s
2

c
3

(4)



timpi de propagare




Figura 4.33 Sumator binar pe 4 ranguri (7483)

Pentru realizarea unui sumator pe n ranguri folosind sumatoare pe 4 ranguri
sunt necesare n/4 = k circuite sumatoare pe 4 ranguri (figura 4.34). Timpul de
rezoluie al schemei este calculat n situaia cea mai dezavantajoas, adic la
sumarea 011111 + 000001.
) s c ( p ) c c ( p ) c y , x ( p r
3 1 3 1 3 0 0
t t ) 2 k ( t t


+ + = (4.13)

unde t
r
crete liniar cu n, datorit transportului succesiv ntre ranguri.

x
0 y
0

x
n-1
y
n-1


s
0

0

(4)
s
n-1

c
n-1

(4)






Figura 4.34 Sumator pe n ranguri realizat cu sumatoare pe 4 ranguri
Pentru reducerea timpului de rezoluie se folosete sumatorul cu transport
anticipat, descris de ecuaiile de mai jos (4.14). G
i
i P
i
se numesc transport generat
respectiv transport propagat. Ieirea de transport i suma pot fi exprimate n funcie
de transportul generat G
i
i transportul propagat P
i
.

3 2 1 0 1 3 2 1 0 3 2 1 3 2 3
3 2 1 0 1 2 1 0 2 1 2 3 3 2 3 3
2 1 0 1 2 1 0 2 1 2 2 1 0 1 1 0 1 2 2 1 2 2
1 0 1 1 0 1 1 0 1 0 1 1 0 1 1
0 1 0 0
i 1 i i i
i i i i i i
1 i i i i i i i
i i 1 i i i i
P P P P c P P P G P P G P G G
P ) P P P c P P G P G G ( G P c G c
P P P c P P G P G G P ) P P c P G G ( G P c G c
P P c P G G P ) P c G ( G P c G c
P c G c
P c G c
i traverseaz c 1 y x : propagat transport y x P
c de indiferent 1 c 1 y x : generat transport y x G
) y x ( c y x c

+ + + + =
= + + + + = + =
+ + + = + + + = + =
+ + = + + = + =
+ =
+ =
= + + =
= = =
+ + =

(4.14)

52
BAZELE PROIECTRII CIRCUITELOR NUMERICE





2 3 3 4
1 2 2 3
0 1 1 2
1 0 0 1
i i i i i i i i i i i i
i i 1 i i i 1 i i i 1 i i i i i 1 i i i i i 1 i i
c P G s
c P G s
c P G s
c P G s
y x ) y x )( y x ( ) y x ( y x P G
y x c ) y x ( c ) y x ( c ) y x y x ( c ) y x y x ( c s
=
=
=
=
= + + = + =
= + = + + + =

(4.15)

Structura logic descris de ecuaiile (4.14) i (4.15) se regsete n circuitul
74LS83A..


4.3.8 Uniti aritmetico-logice (ALU)

ALU sunt circuite logice combinaionale complexe care execut, pe baza unor
comenzi, funcii de tip aritmetic i logic. ALU se utilizeaz n sisteme digitale
complexe sau ca pri componente n unitile de prelucrare ale sistemelor de calcul.

ALU de 4 bii are urmtoarele intrri i ieiri tipice:

- intrri pentru operanzi: A
30,
B
30

- intrare de transport :
1
c
- intrare de mod: M = 0 funcii aritmetice
= 1 funcii logice
-
intrri pentru selectarea funciei : S
30
- ieiri pentru funcie : F
30

- ieire pentru transport:
3
c
- ieire pentru indicarea egalitii operanzilor: (A=B)
- ieiri pentru transport anticipat: P,G.

Un circuit care nglobeaz funciile descrise (ALU) este 74181 (figura 4.35).
c
i-1
\ x
i
y
i
00 01 11 10
0 0 1 0 1
1 1 0 1 0
1
c

3
c
P
G
(A=B)
F
S
M
ALU(4)
B A
Figura 4.35 Unitate aritmetico - logic









53
cap.4 Circuite logice combinaionale

Pentru realizarea unor ALU pe mai muli bii, n condiiile n care nu se
urmrete neaprat obinerea unor viteze mari de prelucrare, se folosete transportul
succesiv prin conectarea
3
c de la un circuit la
1
c de la circuitul urmtor, ca in figura
4.36.
Figura 4.36 Expandarea ALU
M

S

(A=B)

1

C
7
F
03
F
47
A
47
B
47
B
03
A
03
ALU(4) ALU(4)















Pentru operaii de mare vitez , ALU sunt combinate cu circuite de generare
anticipat a transportului (GTA), prevzute cu patru intrri de transport propagat
(P
03
), patru intrri de transport generat (G
30
), o intrare pentru transport din rangul
inferior (
1
C ). GTA genereaz transporturile
x
C
+
,
y +
C ,
z
C
+
. Pentru dezvoltarea
sistemului de transport, GTA sunt prevzute i cu dou ieiri de transport generat (G)
i de transport propagat (P).

P

x
C
+ y
C
+ z
C
+
1
C

G

P
2
P
3
G
1
P
0
G
2
P
1
G
3 G
0
GTA

3 2 1 0
3 2 1 0 3 2 1 3 2 3
2 1 0 1 2 1 0 2 1 2 z
1 0 1 1 0 1 y
0 1 0 x
P P P P P
P P P G P P G P G G G
P P P C P P G P G G
P P C P G G C
P C G C
=
+ + + =
+ + + =
+ + =
+ =



C
(4.16)
Figura 4.37 Circuit pentru generarea anticipat a transportului GTA (74182)









C
31
x
c
+
y
c
+ z
c
+
x
c
+
y
c
+ z
c
+
Figura 4.38 Expandarea GTA pe dou nivele
P G
GTA
P
P
3
G
G
3
P
P
2
G
G
2
P
P
1
G
G
1
P
P
0
G
G
0
G P
GTA
ALU
G
G
0
P
P
0
ALU
G
G
1
P
P
1
ALU
G
G
2
P
P
2
ALU
G
G
3
C
-1
ALU ALU ALU ALU
C
-15
P
P
3
54
BAZELE PROIECTRII CIRCUITELOR NUMERICE
Expandarea ALU cu generarea anticipat a transportului se poate face pe
dou sau mai multe nivele (figura 4.38, figura 4.39).





















4.3.9 Generatoare i detectoare de paritate

Pentru detectarea eventualelor erori n transmisia datelor se poate folosi un
cod cu bit de paritate. La emisie, la cuvintele de transmis se mai adaug un bit 0
sau 1 astfel nct toate cuvintele transmise sa aib un numr par (impar) de bii 1.
La recepie se verific paritatea (imparitatea) numrului de bii 1 din cuvntul
recepionat. Aceste operaii sunt realizate de CLC numite generatoare, respectiv
detectoare de paritate.
Detectorul elementar de paritate este circuitul de anticoinciden, XOR (figura
4.40).
Dac pe lng cuvntul de transmis b
0
b
1
se mai transmite i bitul de paritate
y, se obine o transmisie n cod cu bit de paritate par. Dac se mai folosete nc o
poart XOR, se poate stabili i felul paritii (par sau impar figura 4.40).
n cazul unor cuvinte de 8 bii se poate folosi circuitul din figura 4.41 (74180).
Circuitul este prevzut cu intrrile P (par) i I (impar) care permit funcionarea ca
generator/detector de paritate sau imparitate. Corespunztor, circuitul are i dou
ieiri Y
P
i Y
I
. Aceste intrri i ieiri permit expandarea circuitului.
Utilizarea circuitului generator/detector de paritate la transmisii de date este
exemplificat in figura 4.42.



b
1
b
0
y
0 0 0
0 1 1
1 0 1
1 1 0




Figura 4.40 Generator/detector de paritate elementar
Figura 4.39 Expandarea ALU cu GTA pe mai multe nivele
G
G
0
b
1
b
0
b
p
p

p=0 paritate par
p=1 paritate impar
y

b
1
b
0
x
c
+
y
c
+
z
c
+ x
c
+
y
c
+
z
c
+ x
c
+
x
c
+ x
c
+
P
P
1
G
G
1
P
P
0
G
G
0
GTA
GTA
P
P
1
G
G
1
ALU
P
P
0
G
G
0
ALU
GTA
P
P
3
G
G
3
ALU
P
P
2
G
G
2
ALU
P
P
1
G
G
1
ALU
P
P
0
G
G
0
ALU
C
-1
GTA
P
P
3
G
G
3
ALU
P
P
2
G
G
2
ALU
P
P
1
G
G
1
ALU
P
P
0
ALU
55
cap.4 Circuite logice combinaionale

56

I

P

Y
I
Y
P
A
6
A
7
A
4
A
5
A
2
A
3
A
0
A
1














Y
I
Y
P
P
I
A
15
A
8
G/DP
1

0

Y
I
Y
P
P
I
A
7
A
0
G/DP






Y
I
Y
P P

I

A
7
A
0
G/DP

Figura 4.41 Generator/detector de paritate 74180












A
7
A
0
Er

Y
P
P
I
G/DP
1

0
Y
P
P

I

A
7
A
0
G/DP

Figura 4.42 Utilizarea generatorului/detectorului de paritate n transmisiunile de date

4.4 Timpi de propagare pentru o structur logic combinaional

Modificarea unor variabile la intrrile unui circuit logic combinaional poate
produce modificarea unor variabile la ieirea lui. Aceste modificri sunt afectate de
timpii de comutaie ai circuitelor utilizate. Evidenierea acestor ntrzieri a fost
abordat n capitolul 3.3.4. Timpii de propagare se pot individualiza pentru diverse
puncte ale unei structuri combinaionale, de la poarta x
i
la ieirea y
j
, de exemplu.